公开(公告)号：KR1020170088108A

公开(公告)日：2017-08-01

申请号：KR1020160008022

申请日：2016-01-22

Applicant: 삼성전자주식회사

Inventor： 박민철 ,  김비오 ,  김영구 ,  정재훈 ,  조은석 ,  조혜진 ,  윤종인

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/02164 ,  H01L21/02238 ,  H01L21/28282 ,  H01L28/00 ,  H01L29/0649 ,  H01L29/1037

Abstract: 본발명의실시예에의한반도체메모리장치는, 기판; 상기기판상에교대로반복적층된절연패턴들및 게이트전극들을포함하는적층구조체; 상기적층구조체를관통하며, 정보저장패턴을포함하는수직채널구조체; 및상기수직채널구조체내에위치하는전압고정층을포함할수 있다.

Abstract translation: 根据本发明实施例的半导体存储器件包括：衬底; 一种堆叠结构，包括交替重复层叠的绝缘图案和栅电极在衬底上; 垂直通道结构，其穿过层压结构并且包括信息存储图案; 并且位于垂直沟道结构中的电压钳位层。

公开(公告)号：KR1020120029194A

公开(公告)日：2012-03-26

申请号：KR1020100091140

申请日：2010-09-16

Applicant: 삼성전자주식회사

Inventor： 이창현 ,  손병근 ,  조혜진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/7926 ,  H01L21/76897 ,  H01L21/823487 ,  H01L27/0688

Abstract: PURPOSE: A three-dimensional semiconductor memory device and a manufacturing method thereof are provided to minimize the distance between a vertical type active pattern and a common source region by arranging the vertical type active pattern on a recess region within the common source region. CONSTITUTION: A well region(102) which is doped with first conductivity type dopant is arranged within a substrate(100). A common source region(105) which is doped second conductivity type dopant is arranged within the well region. A laminate structure which includes an insulating pattern(110a) and gate patterns(155L,155a1,155a,155U) is arranged on the common source region. A vertical type active pattern(130) penetrates the laminate structure. A gate dielectric film(150) is arranged between sidewalls of the vertical type active pattern and the gate pattern.

Abstract translation: 目的：提供三维半导体存储器件及其制造方法，通过将垂直型有源图案布置在公共源极区域内的凹部区域上来使垂直型有源图案与公共源极区域之间的距离最小化。 构成：掺杂有第一导电型掺杂剂的阱区（102）布置在衬底（100）内。 掺杂有第二导电型掺杂剂的共同源区（105）布置在阱区内。 包括绝缘图案（110a）和栅极图案（155L，155a1,155a，155U）的层压结构被布置在公共源极区域上。 垂直型有源图案（130）穿透层叠结构。 栅极电介质膜（150）布置在垂直型有源图案的侧壁和栅极图案之间。

公开(公告)号：KR1020090061365A

公开(公告)日：2009-06-16

申请号：KR1020070128353

申请日：2007-12-11

Applicant: 삼성전자주식회사

Inventor： 강희수 ,  이충호 ,  조혜진

IPC: H01L23/12

CPC classification number: H01L23/34 ,  H01L21/823412 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7842 ,  H01L29/7849 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A semiconductor package and method for manufacturing a semiconductor package are provided to increases the mobility of inside of transistor carriers for the drive of the semiconductor chip and to improve the electrical characteristic. The semiconductor package(100) comprises the semiconductor chip(110) and the support substrate(120). The semiconductor chip has the semiconductor substrate and transistors. The transistor is horizontally arranged about the upper side of the semiconductor substrate. The support substrate is positioned under the semiconductor chip to fix the semiconductor chip to the semiconductor package. The support substrate is bent as the temperature of the semiconductor package rises. The support substrate applies the tensile stress to the semiconductor chip for the temperature rise of the semiconductor package. The tensile stress of the support substrate induces the deformation in the interval of the grilles of the semiconductor substrate.

Abstract translation: 提供用于制造半导体封装的半导体封装和方法，以增加用于半导体芯片驱动的晶体管载体内部的迁移率并提高电特性。 半导体封装（100）包括半导体芯片（110）和支撑衬底（120）。 半导体芯片具有半导体衬底和晶体管。 晶体管围绕半导体衬底的上侧水平布置。 支撑基板位于半导体芯片的下方，以将半导体芯片固定到半导体封装。 随着半导体封装的温度上升，支撑基板被弯曲。 支撑衬底将半导体芯片的拉伸应力施加到半导体封装的温度上升。 支撑基板的拉伸应力引起半导体基板格栅间隔的变形。

公开(公告)号：KR100605108B1

公开(公告)日：2006-07-28

申请号：KR1020040071798

申请日：2004-09-08

Applicant: 삼성전자주식회사

Inventor： 이철 ,  김민상 ,  박동건 ,  이충호 ,  오창우 ,  윤재만 ,  김동원 ,  최정동 ,  리밍 ,  조혜진

IPC: H01L21/336

Abstract: 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 기판 상에 수직으로 신장된 핀과 상기 핀을 감싸며 상기 핀의 상부를 가로지르는 게이트 전극을 포함한다. 상기 게이트 전극과 상기 핀 사이에 게이트 절연막이 개재되고, 상기 게이트 전극 양측의 핀 내에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 게이트 전극 하부에서 상기 핀의 폭이 넓어진다. 즉, 상기 핀은 제 1 핀 폭을 갖는 제 1 영역과 상기 제 1 핀 폭 보다 넓은 제 2 핀 폭을 갖는 제 2 영역으로 구성된 'T'자형 평면을 가질 수 있다. 상기 소오스 영역은 상기 제 1 영역에 형성되고, 상기 드레인 영역은 상기 제 2 영역에 형성된다. 상기 제 1 영역과 상기 제 2 영역의 경계부(boundary region)은 상기 게이트 전극의 하부에 중첩된다.

公开(公告)号：KR100594326B1

公开(公告)日：2006-06-30

申请号：KR1020050023649

申请日：2005-03-22

Applicant: 삼성전자주식회사

Inventor： 최병용 ,  박동건 ,  김윤기 ,  이충호 ,  조혜진 ,  이영미

IPC: H01L27/115 ,  H01L21/8247 ,  B82Y10/00

公开(公告)号：KR100534104B1

公开(公告)日：2005-12-06

申请号：KR1020040034025

申请日：2004-05-13

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  김동원 ,  윤은정 ,  박동건 ,  이성영 ,  최정동 ,  이신애 ,  조혜진

IPC: H01L21/8232 ,  B82Y10/00

Abstract: 삼차원 구조의 채널을 구비하는 모스 트랜지스터 및 그 제조방법을 제공한다. 반도체기판 상에 형성된 활성영역 마스킹 패턴을 이용하여 소오스/드레인 영역 사이의 상기 반도체기판 내에 중심 트렌치를 형성한다. 상기 중심 트렌치 형성에 따라 반도체기판의 소정 영역들로부터 돌출되고, 서로 일정간격을 두고 따로 떨어진 적어도 2개의 채널영역들이 형성된다. 소오스/드레인 영역은 각각 상기 채널영역들의 양단을 서로 연결시키고 상기 채널영역들과 동일한 높이를 갖는다. 상기 채널영역들의 상부면들 및 측벽들을 덮으면서 상기 채널영역들의 상부를 가로지르는 게이트 전극이 형성된다.

公开(公告)号：KR1020050110081A

公开(公告)日：2005-11-22

申请号：KR1020040034903

申请日：2004-05-17

Applicant: 삼성전자주식회사

Inventor： 강희수 ,  박동건 ,  이충호 ,  조혜진 ,  안영준

IPC: H01L29/78

CPC classification number: H01L27/11 ,  H01L21/8221 ,  H01L21/84 ,  H01L27/0688 ,  H01L27/1104 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/785 ,  H01L21/845 ,  H01L29/435 ,  H01L29/7831

Abstract: 본 발명에서는 n형 FinFET과 p형 FinFET을 복층 구조로 만들어 셀의 면적을 줄인 반도체 소자 및 그 제조방법을 개시한다. 그리고, 셀 영역에는 FinFET을, 주변회로 영역에는 MOSFET을 포함하는 반도체 소자의 제조방법도 개시한다. 본 발명에 따른 반도체 소자는, 반도체 기판의 셀 영역의 제1 활성영역에 형성되고 제1 도전형 FinFET 게이트 산화막, 제1 도전형 FinFET 게이트 전극 및 제1 도전형 FinFET 소스/드레인 영역으로 이루어진 제1 도전형 FinFET을 포함한다. 제1 도전형 FinFET 상에는 층간절연막이 형성되어 있다. 그리고, 층간절연막을 관통하여 제1 도전형 FinFET 소스/드레인 영역과 연결되며 층간절연막 상에 형성된 셀 영역의 제2 활성영역에는 제2 도전형 FinFET 게이트 산화막, 제2 도전형 FinFET 게이트 전극 및 제2 도전형 FinFET 소스/드레인 영역으로 이루어진 제2 도전형 FinFET이 형성되어 있다.

公开(公告)号：KR1020050043424A

公开(公告)日：2005-05-11

申请号：KR1020030078326

申请日：2003-11-06

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  최정동 ,  조혜진 ,  윤은정 ,  이신애

IPC: H01L21/336

Abstract: 트랜지스터의 리세스 채널(recessed channel) 형성 방법을 제시한다. 본 발명에 따르는 방법은, 반도체 기판 상에 제1식각 마스크를 형성하고, 이에 노출되는 부분을 식각하여 제1트렌치를 형성하고, 제1트렌치 측벽에 실리콘 저매니움(SiGe) 에피택셜층으로 희생 스페이서를 형성한다. 제1트렌치를 채우는 실리콘 에피택셜층을 성장시키고, 실리콘 에피택셜층을 평탄화하고 제1식각 마스크를 제거한다. 희생 스페이서를 적어도 덮는 제2식각 마스크를 형성하고, 노출되는 부분을 선택적으로 식각하여 활성 영역을 설정하는 제2트렌치를 형성한 후, 제2트렌치를 채우는 소자 분리층을 형성하고 제2식각 마스크를 제거한다. 희생 스페이서를 선택적으로 제거하여 채널 트렌치(channel trench)를 형성하고, 채널 트렌치의 프로파일을 따르는 리세스 채널을 위해 채널 트렌치를 채우는 트랜지스터의 게이트를 게이트 유전층을 수반하여 형성한다.

公开(公告)号：KR100476931B1

公开(公告)日：2005-03-16

申请号：KR1020020057194

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 조홍 ,  조혜진 ,  강창진 ,  지경구 ,  이철규

IPC: H01L21/3065

CPC classification number: H01L21/67253 ,  H01L21/32137 ,  H01L21/67069 ,  H01L22/20

Abstract: 시즈닝 레서피를 최적화하는 방법을 제공하여, 재현성있는 건식식각공정을 구현하고자 한다. 상기 방법은 재현성 한계값을 설정하는 단계, 주식각 레서피를 설정하는 단계, 예비 시즈닝 레서피를 설정하는 단계, 건식식각챔버에서 상기 예비 시즈닝 레서피로 테스트 웨이퍼를 식각하는 단계, 상기 건식식각챔버에서 상기 주식각 레서피로 적어도 10개의 런 웨이퍼(run wafer)들에 대해 주식각 공정을 반복적으로 진행하는 동시에 각각의 런 웨이퍼들의 종점검출시간을 측정하는 단계, 및 측정된 상기 종점검출시간들을 초기산포와 표준편차를 계산하는 단계를 구비하며, 상기 초기산포가 상기 재현성 한계값 내인 경우에는 상기 예비 시즈닝 레서피를 시즈닝 레서피로 정하되, 상기 초기산포가 상기 재현성 한계값 외인 경우에는 상기 예비 시즈닝 레서피를 설정하는 단계로 되돌간다.

公开(公告)号：KR1020040065812A

公开(公告)日：2004-07-23

申请号：KR1020030002995

申请日：2003-01-16

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박동건 ,  이성영 ,  조혜진 ,  윤은정 ,  이신애

IPC: H01L21/334

Abstract: PURPOSE: A semiconductor device and a fabricating method thereof are provided to reduce the junction capacitance and prevent the leakage current by forming an insulating region between junction regions and a semiconductor substrate. CONSTITUTION: A semiconductor device includes a plurality of empty regions, a plurality of junction regions, a plurality of gate electrodes, and a plurality of epitaxial layers. The empty regions(111V) are formed on a semiconductor substrate in order to reduce parasitic capacitance. The junction regions(127) are arranged on the empty regions. The gate electrodes(123a) are formed between the junction regions. The epitaxial layers are inserted between bottom sides of the gate electrodes and the semiconductor substrate in order to define a channel. The bottom sides of the gate electrodes are lower than upper surfaces of the junction regions.

Abstract translation: 目的：提供半导体器件及其制造方法以通过在接合区域和半导体衬底之间形成绝缘区域来减小接合电容并防止漏电流。 构成：半导体器件包括多个空区域，多个结区域，多个栅极电极和多个外延层。 为了减小寄生电容，在半导体衬底上形成空白区域（111V）。 连接区域（127）布置在空白区域上。 栅电极（123a）形成在接合区域之间。 为了限定沟道，将外延层插入到栅电极和半导体衬底的底侧之间。 栅电极的底面低于接合区域的上表面。