公开(公告)号：KR100652361B1

公开(公告)日：2006-11-30

申请号：KR1020000053413

申请日：2000-09-08

Applicant: 삼성전자주식회사

Inventor： 지경구

IPC: H01L21/28

Abstract: 자기정렬방식에 의한 콘택 형성시, 산화막과 질화막이 갖는 식각선택비의 영향을 크게 받지 않는 반도체 소자의 제조방법에 관해 개시한다. 이를 위하여 본 발명은 게이트 절연막이 형성된 반도체 기판 위에 게이트 전극층, 실리사이드층, 상부절연막 및 게이트 스페이서로 이루어진 게이트 패턴을 형성하는 공정과, 상기 게이트 패턴이 형성된 반도체 기판 전면을 덮는 층간절연막을 증착하는 공정과, 상기 반도체 기판에서 콘택이 형성될 영역의 층간절연막을 게이트 패턴 높이 이하로 부분 식각하는 공정과, 상기 부분식각된 층간절연막의 측벽에 스페이서를 형성하는 공정과, 상기 부분식각된 층간절연막을 2차 식각하여 게이트 패턴 사이의 반도체 기판 표면을 노출시키는 공정과, 상기 반도체 기판 전면에 콘택 형성용 도전층을 형성하는 공정 및 상기 게이트 패턴 상부절연막을 연마저지층으로 상기 콘택 형성용 도전층을 평탄화시키는 공정을 구비하는 것을 특징으로 하는 자기정렬 방식에 의한 반도체 소자의 제조방법을 제공한다.

公开(公告)号：KR1020060112450A

公开(公告)日：2006-11-01

申请号：KR1020050034914

申请日：2005-04-27

Applicant: 삼성전자주식회사

Inventor： 한정남 ,  김동찬 ,  강창진 ,  지경구 ,  심우관 ,  이효산 ,  홍창기 ,  최상준

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/11543 ,  H01L21/28273

Abstract: A method for fabricating a flash memory with a U-type floating gate is provided to increase the area of an intergate dielectric without increasing a cell size by making a floating gate have an upper surface of a U type. Isolation layers(131) are formed on a substrate(110) wherein the upper surface and both lateral surfaces of the isolation layers protrude from the surface of the substrate. A tunnel oxide layer(140) is formed on the substrate between the isolation layers. A conductive layer is formed on the tunnel oxide layer, having a thickness that doesn't fill a gap between the isolation layers. A polishing sacrificial layer and a conductive layer are formed on the conductive layer. The polishing sacrificial layer and the conductive layer on the isolation layer are eliminated to form an U-typed floating gate(145a) self-aligned between the isolation layer while a polishing sacrificial layer pattern(150a) is left on the floating gate. By using the polishing sacrificial layer pattern as a mask, the isolation layers are recessed to expose both sidewalls of the floating gate. The polishing sacrificial layer pattern is selectively removed with respect to the floating gate to expose the upper surface of the floating gate. The conductive layer is made of a doped polysilicon layer. The polishing sacrificial layer is made of a silicon germanium layer.

Abstract translation: 提供了一种用U型浮动栅极制造闪速存储器的方法，通过使浮动栅极具有U型的上表面来增加隔间栅极电介质的面积，而不增加单元尺寸。 隔离层（131）形成在基板（110）上，其中隔离层的上表面和两个侧表面从基板的表面突出。 在隔离层之间的衬底上形成隧道氧化物层（140）。 在隧道氧化物层上形成导电层，其厚度不填充隔离层之间的间隙。 在导电层上形成抛光牺牲层和导电层。 消除了抛光牺牲层和隔离层上的导电层，以形成在隔离层之间自对准的U型浮动栅极（145a），同时抛光牺牲层图案（150a）留在浮动栅极上。 通过使用抛光牺牲层图案作为掩模，隔离层凹入以暴露浮动栅极的两个侧壁。 相对于浮动栅极选择性地去除抛光牺牲层图案以暴露浮动栅极的上表面。 导电层由掺杂多晶硅层制成。 抛光牺牲层由硅锗层制成。

公开(公告)号：KR1020060058812A

公开(公告)日：2006-06-01

申请号：KR1020040097770

申请日：2004-11-26

Applicant: 삼성전자주식회사

Inventor： 김동찬 ,  강창진 ,  지경구 ,  이철규

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/28291 ,  H01L27/11531

Abstract: 플래쉬 메모리 장치의 게이트 패턴 형성 방법에서, 필드 산화막 및 터널 산화막이 형성된 반도체 기판 상에 상기 필드 산화막을 부분적으로 노출시키는 예비-플로팅 게이트용 도전막 패턴을 형성한다. 상기 기판의 전체 구조물 상에 식각 저지막, 유전막 및 컨트롤 게이트용 도전막을 형성한다. 상기 컨트롤 게이트용 도전막, 유전막, 식각 저지막 및 예비-플로팅 게이트용 도전막 패턴을 순차적으로 패터닝하여, 상기 터널 산화막의 상부면을 부분적으로 노출시키는 플로팅 게이트용 도전막 패턴, 식각 저지막 패턴, 유전막 패턴 및 컨트롤 게이트용 도전막 패턴을 순차적으로 형성한다. 따라서, 상기 유전막의 식각 시, 상기 식각 저지막에 의해 상기 예비-플로팅 게이트용 도전막 패턴이 식각되는 것을 방지하여 상기 기판을 보호할 수 있다.

公开(公告)号：KR100539265B1

公开(公告)日：2005-12-27

申请号：KR1020040038206

申请日：2004-05-28

Applicant: 삼성전자주식회사

Inventor： 정성훈 ,  남병윤 ,  지경구

IPC: H01L21/336

CPC classification number: H01L29/66621 ,  H01L21/823412 ,  H01L21/823437 ,  H01L27/10876

Abstract: 리세스 채널 MOSFET 제조방법을 개시한다. 본 발명에 따른 리세스 채널 MOSFET 제조방법에서는, 반도체 기판 상에 절연막 패턴들을 형성한 다음, 그 위로 실리콘 산화막을 증착한다. 절연막 패턴들을 평탄화 종료점으로 삼아 실리콘 산화막을 평탄화시킴으로써, 절연막 패턴들 사이사이에 실리콘 산화막 마스크 패턴들을 형성하고, 절연막 패턴들은 제거한다. 실리콘 산화막 마스크 패턴들을 식각 마스크로 이용하여 기판을 식각함으로써 리세스 트렌치들을 형성한다. 실리콘 산화막 증착시, 기판에 형성되어 있을 수 있는 리세스를 제거하는 효과가 있다.

公开(公告)号：KR100486300B1

公开(公告)日：2005-04-29

申请号：KR1020030002421

申请日：2003-01-14

Applicant: 삼성전자주식회사

Inventor： 정승필 ,  강창진 ,  전정식 ,  지경구 ,  손승용 ,  김상용

IPC: H01L21/28

CPC classification number: H01L27/10885 ,  H01L21/31116 ,  H01L21/76816 ,  H01L21/76831 ,  H01L27/10888 ,  H01L27/10891

Abstract: 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 및 그 방법으로 제조된 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자의 제조방법에서는 기판 상에 절연막을 형성한 다음, 절연막의 일부 깊이까지만 식각함으로써 그루브를 형성하고, 그 내벽에 스페이서를 형성한다. 이 스페이서를 식각 마스크로 하여 그루브 아래의 절연막을 식각함으로써 오프닝을 형성하고, 오프닝을 매립하는 도전층을 형성한다. 다음으로, 그루브를 매립하는 캡핑층을 형성한다.

公开(公告)号：KR1020050000869A

公开(公告)日：2005-01-06

申请号：KR1020030041449

申请日：2003-06-25

Applicant: 삼성전자주식회사

Inventor： 조성일 ,  손승용 ,  강창진 ,  지경구 ,  신지철

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L21/3142 ,  H01L21/31616 ,  H01L21/31645 ,  H01L21/32136 ,  H01L27/10855

Abstract: PURPOSE: A method of manufacturing a semiconductor device with a capacitor is provided to prevent the fall-down of a lower electrode and to improve capacitance by inserting partially the lower electrode into a landing pad. CONSTITUTION: A first insulating layer(110) with contact plugs(115) is formed on a semiconductor substrate(100). A second insulating layer(120) with landing pads(125a) connected to the contact plugs is formed thereon. An etch stop layer(130a) and a third insulating layer are sequentially formed on the resultant structure. Third holes for exposing the landing pads to the outside are formed in the third insulating layer and the etch stop layer by using etching. The exposed landing pad is selectively etched. A lower electrode(140a) is formed on the landing pad through the third hole.

Abstract translation: 目的：提供一种制造具有电容器的半导体器件的方法，以防止下电极的下降并且通过将下电极部分地插入到接地焊盘来改善电容。 构成：在半导体衬底（100）上形成具有接触插塞（115）的第一绝缘层（110）。 在其上形成具有连接到接触插塞的着陆焊盘（125a）的第二绝缘层（120）。 在所得结构上依次形成蚀刻停止层（130a）和第三绝缘层。 通过蚀刻在第三绝缘层和蚀刻停止层中形成用于将着陆焊盘暴露于外部的第三孔。 暴露的着陆垫被选择性地蚀刻。 下电极（140a）通过第三孔形成在着陆垫上。

公开(公告)号：KR1020040104290A

公开(公告)日：2004-12-10

申请号：KR1020030064202

申请日：2003-09-16

Applicant: 삼성전자주식회사

Inventor： 김용진 ,  지경구 ,  강창진 ,  김형섭 ,  김명철 ,  정태린 ,  정성훈 ,  김지영

IPC: H01L21/335

Abstract: PURPOSE: A semiconductor device having a trench gate type transistor and a fabricating method thereof are provided to prevent the formation of unnecessary channels by removing a silicon region between an isolation layer and a gate insulating layer. CONSTITUTION: An active region is defined on a cell array region of a semiconductor substrate(100). A plurality of gate insulating layers(130) are formed on inner walls of gate trenches(120) including first inner walls(120a) and second inner walls opposite to the first inner walls. A plurality of gate electrodes(150) include a gate bottom part on the gate insulating layer and a gate top part on the semiconductor substrate. An isolation layer(118) is directly connected to the gate insulating layers. A plurality of sources/drains are formed within the semiconductor substrate of both sides of the gate electrode. A plurality of channel regions are formed around the gate insulating layers.

Abstract translation: 目的：提供一种具有沟槽栅型晶体管及其制造方法的半导体器件，以通过去除隔离层和栅极绝缘层之间的硅区域来防止形成不需要的沟道。 构成：在半导体衬底（100）的单元阵列区域上限定有源区。 多个栅极绝缘层（130）形成在栅极沟槽（120）的内壁上，包括第一内壁（120a）和与第一内壁相对的第二内壁。 多个栅电极（150）包括栅极绝缘层上的栅极底部和半导体衬底上的栅极顶部。 绝缘层（118）直接连接到栅极绝缘层。 在栅电极的两侧的半导体衬底内形成多个源极/漏极。 在栅绝缘层周围形成多个沟道区。

公开(公告)号：KR100450686B1

公开(公告)日：2004-10-01

申请号：KR1020020079114

申请日：2002-12-12

Applicant: 삼성전자주식회사

Inventor： 김명철 ,  강창진 ,  지경구 ,  손승용

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/76897 ,  H01L23/5226 ,  H01L27/10814 ,  H01L27/10855 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Provided are a semiconductor device having a self-aligned contact plug and a method of fabricating the semiconductor device. The semiconductor device includes conductive patterns, a first interlayer insulating layer, a first spacer, a second interlayer insulating layer, and a contact plug. In each conductive pattern, a conductive layer and a capping layer are sequentially deposited on an insulating layer over a semiconductor substrate. The first interlayer insulating layer fills spaces between the conductive patterns and has a height such that when the first interlayer insulating layer is placed on the insulating layer, the first interlayer insulating layer is lower than a top surface of the capping layer but higher than a top surface of the conductive layer. The first spacer surrounds the outer surface of the capping layer on the first interlayer insulating layer. The second interlayer insulating layer covers the first interlayer insulating layer, the capping layer, and the first spacer and has a planarized top surface. The contact plug passes through the second interlayer insulating layer, the first interlayer insulating layer, and the insulating layer between the conductive patterns, is electrically connected to the semiconductor substrate, has an outerwall surrounded by a second spacer, and is self-aligned with the capping layer.

Abstract translation: 提供了具有自对准接触插塞的半导体器件以及制造该半导体器件的方法。 该半导体器件包括导电图案，第一层间绝缘层，第一隔离物，第二层间绝缘层和接触插塞。 在每个导电图案中，导电层和覆盖层顺序地沉积在半导体衬底上的绝缘层上。 第一层间绝缘层填充导电图案之间的空间并且具有这样的高度，使得当第一层间绝缘层被放置在绝缘层上时，第一层间绝缘层比顶盖层的顶表面低，但高于顶部 导电层的表面。 第一隔离物围绕第一层间绝缘层上的覆盖层的外表面。 第二层间绝缘层覆盖第一层间绝缘层，覆盖层和第一隔离物并且具有平坦化的顶面。 接触插塞穿过第二层间绝缘层，第一层间绝缘层和导电图案之间的绝缘层，电连接到半导体衬底，具有被第二间隔件包围的外壁，并且与第 封盖层。

公开(公告)号：KR1020030047077A

公开(公告)日：2003-06-18

申请号：KR1020010077459

申请日：2001-12-07

Applicant: 삼성전자주식회사

Inventor： 이성춘 ,  김진홍 ,  김완돈 ,  지경구

IPC: H01L27/108

Abstract: PURPOSE: A method for fabricating an MIM capacitor is provided to increase the capacitance of a capacitor by etching easily a ruthenium layer formed on a bottom portion of a lower electrode region. CONSTITUTION: An interlayer dielectric(120) is formed on a semiconductor substrate including a contact plug. A mold oxide layer(130) is formed on the interlayer dielectric. A lower electrode region is defined by etching the mold oxide layer. A conductive layer for lower electrode is deposited on an upper portion of the mold oxide layer and a sidewall and a bottom of the lower electrode region. A mask layer is formed on a sidewall of the conductive layer within lower electrode region. The mask layer has a different etch ratio from the conductive layer for lower electrode. A lower electrode(141) is formed by etching the conductive layer for lower electrode. The mask layer is removed.

Abstract translation: 目的：提供一种用于制造MIM电容器的方法，通过容易地蚀刻形成在下电极区域的底部上的钌层来增加电容器的电容。 构成：在包括接触插塞的半导体衬底上形成层间电介质（120）。 在层间电介质上形成模具氧化物层（130）。 通过蚀刻模具氧化物层限定下部电极区域。 用于下电极的导电层沉积在模具氧化物层的上部和下电极区的侧壁和底部。 在下电极区域内的导电层的侧壁上形成掩模层。 掩模层与用于下电极的导电层具有不同的蚀刻比。 通过蚀刻用于下电极的导电层形成下电极（141）。 去除掩模层。

公开(公告)号：KR100382727B1

公开(公告)日：2003-05-09

申请号：KR1020000074317

申请日：2000-12-07

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  민경진 ,  박완재 ,  지경구

IPC: H01L27/10

CPC classification number: H01L21/76831 ,  H01L21/76877 ,  H01L21/76897

Abstract: A semiconductor device having a self-aligned contact is made by a method in which the conductive layer from which the contact is formed is substantially free of voids. A polysilicon layer mask pattern is formed on an interlayer insulating layer. The interlayer insulating layer is then subjected to a self-aligned contact etching process in which the polysilicon layer mask pattern is used as an etching mask. As a result, a contact hole is formed that exposes a portion of the semiconductor substrate. Next, protective layer spacers are formed at both side walls of the interlayer insulating layer and the mask pattern that define the contact hole. The exposed surface of the semiconductor substrate may then be cleaned. Subsequently, a conductive layer is formed to fill the contact hole. Accordingly, an undercut does not at the interface between the interlayer insulating layer pattern and the mask pattern during the cleaning process. In addition, the conductive material deposits at a uniform rate over the side walls of the interlayer insulating layer and the mask pattern that define the contact hole.

Abstract translation: 具有自对准接触的半导体器件通过其中形成接触的导电层基本没有空隙的方法制成。 在层间绝缘层上形成多晶硅层掩模图案。 然后对层间绝缘层进行自对准接触蚀刻工艺，其中多晶硅层掩模图案被用作蚀刻掩模。 结果，形成暴露半导体衬底的一部分的接触孔。 接下来，在限定接触孔的层间绝缘层和掩模图案的两个侧壁上形成保护层间隔物。 然后可以清洁半导体衬底的暴露表面。 随后，形成导电层以填充接触孔。 因此，在清洁过程中，底切不会在层间绝缘层图案和掩模图案之间的界面处。 另外，导电材料以均匀的速率沉积在限定接触孔的层间绝缘层和掩模图案的侧壁上。