公开(公告)号：KR101365193B1

公开(公告)日：2014-02-19

申请号：KR1020080004031

申请日：2008-01-14

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 선민철 ,  패터슨,올리버디. ,  와일드맨,호라티오에스.

IPC: H01L21/66

CPC classification number: H01L22/34

Abstract: 본 발명의 실시예들은 집적 회로 검사용 테스트 구조를 제공한다. 테스트 구조는 하나 이상의 집적 회로들과 함께 반도체 웨이퍼 상에 제조될 수 있다. 테스트 구조는 전압 기준용 공통 기준점, 공통 기준점과 연결되는 다수의 전압 강하 소자들 및 다수의 전압 강하 소자들의 다수의 접촉점들과 각각 연결되는 다수의 전자-콜렉팅 패드들을 포함한다. 집적 회로의 검사 동안 다수의 전자-콜렉팅 패드들에 의해 보여지는 밝기는 소정의 전압으로 나타낼 수 있다.
테스트 구조, 표면 전압, 전압 강하 소자

公开(公告)号：KR100872882B1

公开(公告)日：2008-12-10

申请号：KR1020070040031

申请日：2007-04-24

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 고영건 ,  구자흠 ,  선민철 ,  바이저,로버트

IPC: H01L21/82 ,  H01L23/62

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 저전력 어플리케이션을 위한 전기적으로 프로그램 가능한 집적 퓨즈 장치 및 그 형성 방법이 제공된다. 집적 퓨즈 장치는 양극, 음극 및 양극과 음극 사이에 형성된 퓨즈 링크를 포함하는 폴리실리콘층으로, 퓨즈 링크는 제1 불순물 농도를 갖는 제1 도핑 폴리실리콘 영역과, 상기 제1 불순물 농도보다 더 큰 제2 불순물 농도를 갖는 제2 도핑 폴리실리콘 영역을 포함하는 폴리실리콘층, 및 상기 폴리실리콘층 상에 형성된 도전층으로, 상기 퓨즈 링크 상의 도전층의 두께는 변화하고, 상기 제1 도핑 폴리실리콘 영역 상의 도전층 부분은 제1 두께를 갖고, 상기 제2 도핑 폴리실리콘 영역 상의 도전층 부분은 상기 제1 두께보다 작은 제2 두께를 갖는 도전층을 포함한다.
반도체 집적 퓨즈 장치, 전류 밀집, 퓨즈 링크, 두께 변화

公开(公告)号：KR100870176B1

公开(公告)日：2008-11-25

申请号：KR1020030042838

申请日：2003-06-27

Applicant: 삼성전자주식회사

Inventor： 구자흠 ,  선민철 ,  노관종 ,  김민주

IPC: H01L21/24

CPC classification number: H01L29/665 ,  H01L21/28052 ,  H01L21/28061 ,  H01L21/28518 ,  H01L29/4941 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7833

Abstract: 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를 제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막 및 이를 사용하여 제조된 반도체소자를 제공한다. 상기 니켈 합금 샐리사이드 공정은 반도체기판 상에 적어도 한 종류의 첨가원소(at least one species of additive element)를 함유하는(containing) 니켈 합금막을 형성하는 것을 구비한다. 상기 적어도 한 종류의 첨가원소의 함량(content)은 0.1 atomic％ 내지 10 atomic％이다. 이어서, 상기 니켈 합금막을 갖는 반도체기판을 열처리하여 상기 니켈 합금막 및 상기 반도체기판의 반응에 의해 생성된 니켈 합금 실리사이드막을 형성한다. 상기 니켈 합금 실리사이드막은 반도체기판의 표면 상에 차례로 적층된 하부 니켈 합금 실리사이드막 및 상부 니켈 합금 실리사이드막을 갖는다. 이 경우에, 상기 하부 니켈 합금 실리사이드막은 제1 함량(first content)을 갖는 적어도 한 종류의 첨가원소(at least one species of additive element)를 함유하고, 상기 상부 니켈 합금 실리사이드막은 상기 제1 함량보다 큰 제2 함량을 갖는 상기 적어도 한 종류의 첨가원소를 함유한다. 또한, 상기 상부 니켈 합금 실리사이드막은 상기 하부 니켈 합금 실리사이드막보다 얇다.

公开(公告)号：KR1020070121484A

公开(公告)日：2007-12-27

申请号：KR1020060081752

申请日：2006-08-28

Applicant: 삼성전자주식회사

Inventor： 서봉석 ,  신홍재 ,  이선정 ,  선민철 ,  이정훈

IPC: H01L21/336

CPC classification number: H01L21/76846

Abstract: A method of fabricating a semiconductor device and the semiconductor fabricated by the same are provided to prevent an ohmic layer and a nickel silicide layer from reacting with each other during a subsequent process. A gate electrode(110) is formed on a semiconductor substrate(100), and then a source/drain region(122) is formed in the semiconductor substrate at both sides of the gate electrode. A nickel silicide layer(132) is formed on surfaces of the gate electrode and the source/drain region. An interlayer dielectric(140) with contact holes(142), through which the surface of the nickel silicide layer is exposed, is formed on the substrate. An ohmic layer is formed by depositing a refractory metal conformably along the contact holes. A diffusion barrier is formed on the ohmic layer conformably along the contact holes, and then a metal layer is formed by burying a metal material within the contact holes.

Abstract translation: 提供制造半导体器件的方法和由其制造的半导体，以防止欧姆层和硅化镍层在随后的工艺中彼此反应。 在半导体衬底（100）上形成栅电极（110），然后在半导体衬底的栅电极两侧形成源/漏区（122）。 在栅极电极和源极/漏极区域的表面上形成硅化镍层（132）。 在衬底上形成具有接触孔（142）的层间电介质（140），通过该接触孔露出硅化镍层的表面。 通过沿着接触孔平顺地沉积难熔金属形成欧姆层。 在欧姆层上沿着接触孔形成扩散阻挡层，然后通过在接触孔内埋入金属材料形成金属层。

公开(公告)号：KR1020070105871A

公开(公告)日：2007-10-31

申请号：KR1020070040031

申请日：2007-04-24

Applicant: 삼성전자주식회사 ,  인피니언 테크놀로지스 노쓰 아메리카 코포레이션

Inventor： 고영건 ,  구자흠 ,  선민철 ,  바이저,로버트

IPC: H01L21/82 ,  H01L23/62

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: An electrically programmable integrated fuse device for low power application and a forming method of the same are provided to enhance program reliability by improving efficiency in a programming process. A polysilicon layer(22) includes an anode(24), a cathode(23), and a fuse link formed between the anode and the cathode. The fuse link includes a first doped polysilicon region having first impurity density and a second doped polysilicon region having second impurity density larger than the first impurity density. A conductive layer(21) is formed on the polysilicon layer. The thickness of the conductive layer on the fuse link is changed. The conductive layer on the first doped polysilicon region has a first thickness. The conductive layer on the second doped polysilicon region has a second thickness smaller than the first thickness.

Abstract translation: 提供了用于低功率应用的电可编程集成熔丝器件及其形成方法，以通过提高编程过程中的效率来提高程序的可靠性。 多晶硅层（22）包括阳极（24），阴极（23）和形成在阳极和阴极之间的熔断体。 熔丝链包括具有第一杂质密度的第一掺杂多晶硅区域和具有大于第一杂质密度的第二杂质密度的第二掺杂多晶硅区域。 在多晶硅层上形成导电层（21）。 熔丝链上的导电层的厚度改变。 第一掺杂多晶硅区域上的导电层具有第一厚度。 第二掺杂多晶硅区域上的导电层具有小于第一厚度的第二厚度。

公开(公告)号：KR1020060005871A

公开(公告)日：2006-01-18

申请号：KR1020040054860

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  한성기 ,  김민주 ,  노관종

IPC: H01L21/336

CPC classification number: H01L21/28518 ,  H01L29/665

Abstract: 자기정렬 실리사이드층을 가지는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판에 형성되어 활성영역을 한정하는 소자분리막과 상기 활성영역 상부를 가로지르는 게이트 패턴을 포함한다. 상기 게이트 패턴의 양 측벽에 스페이서 절연막이 형성된다. 상기 게이트 패턴의 상부(upper portion)에 제 1 및 제 2 살리사이드층(salicide layer)가 형성되고, 상기 스페이서 절연막과 상기 소자분리막 사이의 활성영역에 각각 제 1 살리사이드층(salicide layer)이 형성된다. 상기 게이트 패턴 상부의 제 1 및 제 2 살리사이드층은 번갈아 서로 연결되어 형성된다. 폭이 좁은 게이트 패턴에 제 1 살리사이드층이 집괴되어 형성된 후 제 2 살리사이드층으로 패치하여 이어진 살리사이드층을 형성할 수 있다.

Abstract translation: 提供了具有自对准硅化物层的半导体器件及其制造方法。 该器件包括形成在衬底上的隔离层并且限定穿过有源区的有源区和栅极图案。 间隔绝缘膜形成在栅极图案的两个侧壁上。 第一和第二金属硅化物层形成在栅极图案的上部上，并且第一金属硅化物层形成在间隔件绝缘膜和隔离膜之间的有源区上， 是的。 栅极图案上的第一和第二硅化物层交替地彼此连接。 可以通过在窄栅极图案中聚集第一硅化物层然后修补到第二硅化物层以形成硅化物层来形成硅化物层。

公开(公告)号：KR1020050036307A

公开(公告)日：2005-04-20

申请号：KR1020030071941

申请日：2003-10-15

Applicant: 삼성전자주식회사

Inventor： 노관종 ,  구자흠 ,  선민철 ,  김민주

IPC: H01L21/24

Abstract: 니켈 실리사이드층의 형성방법을 제공한다. 이 방법은 먼저, 반도체기판의 활성영역 상에 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴의 측벽을 덮는 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 갖는 상기 반도체기판 상의 전면에 콘포말한 니켈층을 형성한다. 상기 니켈층 상에 텅스텐 질화막 캐핑층을 형성하되 상기 텅스텐 질화막 캐핑층은 적어도 0.5의 N/W 조성비를 갖도록 형성한다. 상기 텅스텐질화막 캐핑층을 갖는 반도체기판을 열처리하여 상기 활성영역의 상부 및 상기 게이트 패턴 상부에 자기정렬된 실리사이드층을 형성한다. 상기 니켈층 중 반응하지 않은 잔존부분을 제거한다.

公开(公告)号：KR100480634B1

公开(公告)日：2005-03-31

申请号：KR1020020072094

申请日：2002-11-19

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  김철성 ,  노관종 ,  김민주

IPC: H01L21/24

CPC classification number: H01L29/6653 ,  H01L21/28518 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/78

Abstract: 니켈 살리사이드 공정을 이용하여 반도체 소자의 제조방법을 제공한다. 본 발명은 실리콘 기판 상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 것을 포함한다. 상기 게이트 패턴 및 소오스/드레인 영역이 형성된 실리콘 기판 상에 니켈이 포함된 실리사이드용 금속막을 형성한다. 상기 니켈이 포함된 실리사이드용 금속막 상에 후공정의 니켈 실리사이드막 형성시 실리사이드 레지듀 발생을 방지하기 위해 N-리치 티타늄 질화막을 형성한다. 상기 니켈이 포함된 실리사이드용 금속막 및 N-리치 티타늄 질화막이 형성된 실리콘 기판을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 각각 니켈 실리사이드막을 형성한다. 상기 니켈 실리사이드막 형성시 반응하지 않은 니켈이 포함된 실리사이드용 금속막 및 N-리치 질화막을 선택적으로 제거한다. 이상과 같이 본 발명은 니켈이 포함된 실리사이드용 금속막 상에 N-리치 티타늄 질화막을 캡핑함으로써 필드 산화막과 같은 필드 영역의 표면과 스페이서의 표면에 실리사이드 레지듀(silicide residue)가 발생하지 않는다.

公开(公告)号：KR1020040108141A

公开(公告)日：2004-12-23

申请号：KR1020030038889

申请日：2003-06-16

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  윤선필 ,  김민주 ,  노관종

IPC: H01L21/335

CPC classification number: H01L29/7843 ,  H01L21/324 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A method of manufacturing a semiconductor device is provided to improve switching-speed of an MOS(Metal Oxide Semiconductor) transistor by obtaining a strained channel from an insulating layer with tensile stress using a heat treatment. CONSTITUTION: An MOS transistor is formed at a predetermined region of a semiconductor substrate. A stress layer is formed on the substrate including the MOS transistor(15). Physical stress of the stress layer is converted into tensile stress or the tensile stress of the stress layer is increased by using a heat treatment(21).

Abstract translation: 目的：提供一种制造半导体器件的方法，以通过使用热处理从具有拉伸应力的绝缘层获得应变通道来提高MOS（金属氧化物半导体）晶体管的开关速度。 构成：在半导体衬底的预定区域形成MOS晶体管。 在包括MOS晶体管（15）的衬底上形成应力层。 应力层的物理应力被转化为拉伸应力，或者通过使用热处理来增加应力层的拉伸应力（21）。

公开(公告)号：KR1020090107205A

公开(公告)日：2009-10-13

申请号：KR1020080032595

申请日：2008-04-08

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  김종표

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28114 ,  H01L21/28247 ,  H01L21/76897 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/6656 ,  Y10S257/90 ,  H01L29/4933

Abstract: PURPOSE: A gate structure, method of manufacturing the gate structure and a method of manufacturing a semiconductor device having the gate structure are provided to prevent contact between a gate electrode and a plug even if the gate electrode and the plug are formed between gate electrodes which are separated from each other by a short distance. CONSTITUTION: A gate structure(142) includes a gate dielectric layer pattern(110), a gate electrode(114), a first spacer(122), and a passivation layer pattern(132). The gate dielectric layer pattern is formed on the substrate(100), and the gate electrode is formed on the gate insulating layer pattern. A gate electrode includes a lower middle, and upper part: the lower part has a first width(L1), and the central part has a second width(L2) narrower than the first widths. The upper part has a third widths. The first spacer is formed on the lower-sidewall of the gate electrode. The passivation layer pattern is formed on the side wall of the middle part at the gate electrode.

Abstract translation: 目的：提供栅极结构，制造栅极结构的方法和制造具有栅极结构的半导体器件的方法，以防止栅电极和插塞之间的接触，即使栅电极和插塞形成在栅电极之间 彼此间隔一段距离。 构造：栅极结构（142）包括栅极电介质层图案（110），栅电极（114），第一间隔物（122）和钝化层图案（132）。 在基板（100）上形成栅极电介质层图案，并且在栅极绝缘层图案上形成栅电极。 栅电极包括下中部和上部：下部具有第一宽度（L1），并且中心部分具有比第一宽度窄的第二宽度（L2）。 上部具有第三宽度。 第一间隔物形成在栅电极的下侧壁上。 钝化层图案形成在栅电极的中间部分的侧壁上。