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公开(公告)号：KR1019970018220A
公开(公告)日：1997-04-30
申请号：KR1019950032915
申请日：1995-09-29
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 반도체 기판상에 금속 배선을 하고 난 후 금속 배선 간의 절연물 위해 저유전율의 절연막을 형성하는 방법에 관한 것으로서, CVD 장비를 이용하여 SiH
4 기반 산화물을 금속배선 위에 증착하여 저유전율의 절연막을 형성함에 있어서 상기 증착의 조건으로 SiH
4 개스와 N
2 O 개스의 유량비를 0.06 이상으로 하고, 온도는 섭씨 350도 이하로 하고, 고주파 전력은 250와트 이하로 하여 Si-H 결합을 증가시켜 저유전율의 SiO
2 막을 증착시킴을 특징으로 한다.
본 발명에 의하면 기존의 CVD를 그대로 사용하여 SiH
4 개스를 증가시키고 증착온도를 낮추어 Si-H 결합이 증가되게 하여 SiH
4 기반 산화물의 유전율을 간단히 낮출 수 있게 함으로써, 반도체 장치가 고집적화 됨에 따라 배선의 간격은 작아지고 이로 인하여 절연막에 발생하는 기생 정전용량(parasitic capcetance)을 줄일 수 있다. 그리고 Si-H 결합이 많으면 내습성이 강해져 웨이퍼(wafer)를 흡습하지 않는 장점도 있다.-
公开(公告)号：KR1019970018208A
公开(公告)日：1997-04-30
申请号：KR1019950031069
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 반도체장치의 층간접속 방법에 대해 기재되어 있다.
이는 반도체기판 상에 배선을 형성하기 위한 배선층을 형성하는 단계, 배선층 상에 희생막을 형성하는 단계, 희생막 상에 저유전 물질을 증착한 후, 에치백하여 배선과 배선사이가 좁은 영역에서는 저유전 물질이 남고, 배선과 배선사이가 넓은 영역에서는 저유전 물질이 거의 남지않게 하는 단계를 포함하여 이루어진다.
따라서 기생 커패시턴스의 발생을 억제하여 소자의 구동력이 향상되며, 저유전 물질의 불안정성을 해결할 수 있으며, 비아의 신뢰성도 향상시킬 수 있다.-
公开(公告)号：KR1019930017112A
公开(公告)日：1993-08-30
申请号：KR1019920000210
申请日：1992-01-09
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: 본 발명은 반도체 장치의 금속배선층위에 보호막인 실리콘 나이트 라이드막을 형성시켜주는 방법에 관한 것으로, 고주파수가 인가된 제 1전극과 저주파수가 인가된 제2전극과의 사이에서 플라즈마를 형성시켜 제2전극측에 놓인 반도체기판상의 알루미늄 배선층상에 실리콘 나이트 라이드막을 소정의 두께로 증착시키는 반도체장치의 보호막 형성방법에 있어서, 상기 제1전극에 공급되는 전력에 대하여 제2전극에 공급되는 전력의 비를 70%이상이 되게 하는 것을 특징으로 한다.
따라서 본 발명에 의하면, 형성된 실리콘 나이트 라이드막은 후속의 열처리시 내크랙성이 우수한 보호막으로 된다.-
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公开(公告)号：KR101219437B1
公开(公告)日：2013-01-11
申请号：KR1020070089078
申请日：2007-09-03
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5256 , H01L23/5258 , H01L27/112 , H01L2924/0002 , H01L2924/00
Abstract: 전기적 퓨즈 소자를 제공한다. 상기 퓨즈 소자는 기판 상에 서로 이격하여 위치하는 애노드 및 캐소드를 구비한다. 상기 애노드 및 상기 캐소드 사이에, 상기 애노드 및 상기 캐소드에 접속하는 퓨즈 링크가 위치한다. 상기 캐소드 상에 제1 캐소드 콘택이 접속한다. 상기 애노드 상에 제1 애노드 콘택이 접속한다. 상기 제1 캐소드 콘택과 상기 제1 애노드 콘택 중 적어도 하나는 상기 퓨즈 링크의 제1 방향 폭보다 큰 제1 방향 폭을 갖고, 상기 퓨즈 링크의 가상 연장면을 가로지르도록 배치된다.
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Patent Agency Ranking
公开(公告)号：KR1020120103025A
公开(公告)日：2012-09-19
申请号：KR1020110021009
申请日：2011-03-09
Applicant: 삼성전자주식회사
IPC: H01L21/66 , H01L21/768 , H01L21/3213
CPC classification number: H01L22/12 , H01L2924/0002 , H01L21/3213 , H01L21/76811 , H01L21/76829 , H01L22/34 , H01L2924/00
Abstract: PURPOSE: An etching monitoring tag and a manufacturing method of a semiconductor device using the same are provided to reduce defects generated when forming a metal wire by forming a partial contact hole with accurate depth. CONSTITUTION: A first interlayer insulating film(12) is formed on a substrate(10). A first trench(14) is formed on the first interlayer insulating film. A first metal pattern(16) is formed inside the first trench. The first metal pattern comprises a first barrier metal layer pattern(16a) and a first copper pattern(16b). A first etch stopper layer(18) covering the first interlayer insulating film and the first metal pattern is formed. A second interlayer insulating film is formed on the first etch stopper layer. A second trench is formed on the second interlayer insulating film. A second metal pattern is formed inside the second trench.
Abstract translation: 目的：提供一种蚀刻监测标签和使用其的半导体器件的制造方法，以通过形成具有精确深度的局部接触孔来形成金属线时产生的缺陷。 构成：在基板（10）上形成第一层间绝缘膜（12）。 第一沟槽（14）形成在第一层间绝缘膜上。 第一金属图案（16）形成在第一沟槽内部。 第一金属图案包括第一阻挡金属层图案（16a）和第一铜图案（16b）。 形成覆盖第一层间绝缘膜和第一金属图案的第一蚀刻停止层（18）。 在第一蚀刻停止层上形成第二层间绝缘膜。 第二沟槽形成在第二层间绝缘膜上。 第二金属图案形成在第二沟槽内。
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公开(公告)号：KR1020090038292A
公开(公告)日：2009-04-20
申请号：KR1020070103709
申请日：2007-10-15
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L23/585 , H01L23/564 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device having one body type crack stop structure is provided to the damage of the semiconductor by preventing moisture penetration through a wafer cutting section. A semiconductor substrate comprises a crack stop domain(105) surrounding an active area(101) and the active area. Interlayer insulating films(121, 123, 125, 127) are laminated successively on the semiconductor substrate. The interlayer insulating films comprises a dual damascene pattern(131) and a first opening part exposing a second part of the semiconductor substrate. The dual damascene patterns are arranged at the active area to be vertical to the substrate surface, and the first part of the substrate is exposed by dual damascene patterns. The first opening part is arranged at a crack stop domain and exposes the second part of the semiconductor substrate. The first dual damascene metal wiring(142) is formed inside of the dual damascene patterns. The first dual damascene metal wirings are arranged to be vertical to the substrate surface and are contacted with the exposed first part.
Abstract translation: 通过防止水分渗透到晶片切割部分，为半导体的损坏提供具有一体式裂纹停止结构的半导体器件。 半导体衬底包括围绕有源区域（101）和有源区域的裂纹停止区域（105）。 层间绝缘膜（121,123,125,127）依次层叠在半导体基板上。 层间绝缘膜包括双镶嵌图案（131）和暴露半导体基板的第二部分的第一开口部分。 双镶嵌图案布置在有源区域以垂直于基板表面，并且基板的第一部分由双镶嵌图案曝光。 第一开口部分布置在裂纹停止区域并且暴露半导体衬底的第二部分。 第一双镶嵌金属布线（142）形成在双镶嵌图案内部。 第一双镶嵌金属布线布置成垂直于基板表面并与暴露的第一部分接触。
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公开(公告)号：KR100809330B1
公开(公告)日：2008-03-05
申请号：KR1020060084852
申请日：2006-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66515 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/4175 , H01L29/41766
Abstract: A semiconductor device having free stress of a gate spacer and a method for fabricating the same are provided to prevent physical and chemical damages in source/drain silicide regions by forming an L-shaped spacer. Isolation regions(210) are formed in a substrate(205). A gate pattern(245) is formed on the substrate between the isolation regions. An L-shaped spacer(240) is adjacent to a lateral side of the gate pattern and is extended to a surface of the substrate. Source/drain silicide regions(260a) are formed at an end extended to the surface of the substrate of the L-shaped spacer and in the substrate between the isolation regions. Via plugs(290) are electrically connected to the source/drain silicide regions. An interlayer dielectric(280) is adjacent to the L-shaped spacer and gap-fills a space between the via plugs. The interlayer dielectric is formed on the gate pattern and the substrate. Signal transmitting lines(300) are formed on the interlayer dielectric. An upper dielectric is formed between the interlayer dielectric and the signal transmitting lines.
Abstract translation: 提供了具有栅极间隔物的自由应力的半导体器件及其制造方法，以通过形成L形间隔物来防止源极/漏极硅化物区域中的物理和化学损伤。 绝缘区域（210）形成在衬底（205）中。 在隔离区域之间的衬底上形成栅极图案（245）。 L形间隔件（240）与栅极图案的侧面相邻并且延伸到基板的表面。 源极/漏极硅化物区域（260a）形成在延伸到L形间隔物的衬底的表面的端部和隔离区域之间的衬底中。 通孔插头（290）电连接到源极/漏极硅化物区域。 层间电介质（280）与L形间隔件相邻，间隙填充通孔塞之间的空间。 在栅极图案和衬底上形成层间电介质。 信号传输线（300）形成在层间电介质上。 在层间电介质和信号传输线之间形成上电介质。
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公开(公告)号：KR100794308B1
公开(公告)日：2008-01-11
申请号：KR1020060040123
申请日：2006-05-03
Applicant: 삼성전자주식회사
IPC: H01L21/3065
CPC classification number: H01L21/68721
Abstract: 웨이퍼 내의 패턴 산포를 최소화 하면서, 적절한 생산성을 유지할 수 있는 반도체 플라즈마 장치가 제공된다. 웨이퍼를 흡착하여 고정시키는 정전척, 정전척의 가장자리를 둘러싸도록 구비되는 커버링, 및 정전척과 커버링 사이에 배치되며 상이한 전도성을 가진 재질로 이루어진 제1 영역과 제2 영역을 갖는 포커스링을 포함하는 반도체 플라즈마 장치가 제공된다.
플라즈마 장치, 포커스링, 정전척-
公开(公告)号：KR1020070059846A
公开(公告)日：2007-06-12
申请号：KR1020060047120
申请日：2006-05-25
Applicant: 삼성전자주식회사
IPC: H01L21/304
Abstract: A fixed abrasive polishing pad is provided to contain slurry in an opening formed on the adhesion surface of a polishing layer and a polished layer of a wafer by including a polishing layer with an opening on a base. A fixed polishing pad protrudes from a base(32), including a polishing layer(31) having a polishing particle(36) and an opening. The opening can be a pore(38). The area of the opening can be 5~30 percent of the area of the polishing layer. One of a ceria particle, a silica particle or an alumina particle can be selected as the polishing particle.
Abstract translation: 提供了一种固定的研磨抛光垫，用于在抛光层的粘合表面上形成的开口和晶片的抛光层中包含浆料，其中包括在基底上具有开口的抛光层。 固定的抛光垫从包括具有抛光颗粒（36）和开口的抛光层（31）的基底（32）突出。 开口可以是孔（38）。 开口面积可以是抛光层面积的5〜30％。 可以选择二氧化铈颗粒，二氧化硅颗粒或氧化铝颗粒之一作为抛光颗粒。
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