公开(公告)号：KR1019960020187A

公开(公告)日：1996-06-17

申请号：KR1019940030896

申请日：1994-11-23

Applicant: 한국전자통신연구원

Inventor： 현진일 ,  차진종 ,  강인

IPC: H04L23/02

Abstract: 본 발명은 메모리(RAM) 소자를 사용하는 아다마르(Hadamard) 변환기에 관한 것이다.
본 발명은 샘플 데이타 클럭을 받아 가감산 블럭과 메모리 소자 번지 발생기에 입력되는 신호를 출력하는 계수기(Counter) ; 메모리 소자에서 데이타를 읽고 가감산의 동작을 행한 다음 결과를 메모리 소자에 쓰는 가감산 블럭; 입력 또는 상기 가감산 블럭내의 감산기의 출력을 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 저장하기 위한 하나의 메모리 소자; 상기 메모리 소자의 읽기와 쓰기에 필요한 번지를 발생시켜서 상기 메모리 소자에 제공하는 메모리 소자 번지 발생기; 및 아다마르 함수열의 매 주기마다 마지막 단의 상기 가감산 블럭의 출력의 값을 비교하여 최대 유사(maximum likelihood) 아다마르 함수열을 검출하는 기능을 수행하는 비교기(5)로 구성되는 것을 특징으로 하며, 본 발명에 의해 아다마르 변환기를 IC로 구현한 경우 구조가 간단하여 칩면적과 소비전력을 줄일 수 있으며, 또한 하나의 집적도가 높은 메모리 셀을 사용하여 동시에 여러개의 아다마르 변환기를 효율적으로 구현할 수 있는 효과가 있다.

公开(公告)号：KR1019950011063B1

公开(公告)日：1995-09-27

申请号：KR1019920026628

申请日：1992-12-30

Applicant: 한국전자통신연구원

Inventor： 박세현 ,  강인 ,  곽명신

IPC: G06F15/16

Abstract: The device executes a multiple filter operation such as single multiplier and Nth integrators, and generates a data RAM, counting memory address, operation clock and adjustment signals for FIR filters and decimation filters. The device executes a mulitple filter function by generating the counted memory address, operation clock, adjustment signal. The device improves a filter performance, reduces a size, and solves a software programming problem of DSP processor. The device includes a clock generator and clock adjustment generator which is operated by an output of basic clock and main counter, a multiplexer and phase converter which is adjusted by input frequency, multi-filters, tap number, decimation ratio, a decoder, X and Y regisiters and single multiplier, a multi-integrator, and a data RAM.

Abstract translation: 该器件执行单次乘法器和第N个积分器等多重滤波操作，并生成数据RAM，计数存储器地址，操作时钟和FIR滤波器和抽取滤波器的调整信号。 该器件通过产生计数的存储器地址，操作时钟，调整信号来执行多重滤波器功能。 该器件提高了滤波器性能，减小了大小，并解决了DSP处理器的软件编程问题。 该装置包括由基本时钟和主计数器的输出，多路复用器和相位转换器操作的时钟发生器和时钟调整发生器，其通过输入频率，多滤波器，抽头数，抽取比，解码器X和 Y寄存器和单乘法器，多积分器和数据RAM。

公开(公告)号：KR1019990043484A

公开(公告)日：1999-06-15

申请号：KR1019970064491

申请日：1997-11-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강인 ,  연광일 ,  박경룡 ,  김경수

IPC: H04L27/30

Abstract: 이동통신용 모뎀의 설계 시에, 디지털 신호의 변조 (modulation)를 위해서는 QPSK (Quadrature Phase Shift Keying) 등의 변조 방식이 사용되는데, 이 때 심볼간 간섭 (Inter-symbol interference)을 억제하기 위해서 펄스 성형 (Pulse shaping) 인터폴레이션 필터링이 필요하게 된다. 통상적으로 단일 채널 변조에 2 개의 필터가 요구되고 있는데, 무선 가입자 선로 (Wireless local loop)용 모뎀의 경우에는 단일 칩 내에서 2 채널 이상의 변조를 처리해야 하므로 4 개 이상의 필터가 요구된다.
본 발명에서는 단일 필터 구조에서, 4 개의 1:4 인터폴레이션 FIR 필터 연산을 동시에 처리하여, 서로 다른 4 개의 필터 출력 값을 동시에 출력시키는 새로운 VLSI 필터의 설계 기법을 제안한다. 룩-업 테이블 설계 및 파이프라인 기법을 응용한 본 설계 기법은 단일 필터 구조를 이용하므로 4 개의 필터 연산을 수행하더라도 설계 면적을 작게 할 수 있는 장점이 있다. 또한 단일 구조에서 1 개의 필터 연산을 수행하는 일반적인 단일 필터와 동일한 속도의 클럭에 의해 동작되므로써 전력 소모가 커지지 않는 장점이 있다.

公开(公告)号：KR100128591B1

公开(公告)日：1997-11-03

申请号：KR1019940030897

申请日：1994-11-23

Applicant: 한국전자통신연구원

Inventor： 현진일 ,  차진종 ,  강인

IPC: H04L23/02

公开(公告)号：KR1019970055725A

公开(公告)日：1997-07-31

申请号：KR1019950051479

申请日：1995-12-18

Applicant: 한국전자통신연구원

Inventor： 현진일 ,  강인 ,  차진종 ,  김재석 ,  김경수

IPC: H04B1/7085 ,  H04B1/709

Abstract: 본 발명은 코드확산통신시스템의 수신기에서의 코드 추적기에 관한 것이다. 종래의 DDL 코드 추적기는 고정된 코드 시간을 사용함으로써 근접 다중경로가 자주 발생하는 도심 환경이나 이동체의 빠른 속도로 인한 경로의 변화율이 큰 경우, 효율적인 코드 추적을 행하지 못하는 단점이 있다. 또한 기존의 DDL의 경우 사용하는 코드의 지연 시간에 따라서, 코드 오류에 의한 루프 에너지 검출 영역의 선형 구간이 제한되어 있는 문제점이 있었다. 이를 해결하기 위해 본 발명은 여러개의 코드시간을 사용하여 추적루프의 에너지 검출 영역의 선형 구간을 확대하기 위한 DDLL(Double Delay-Locked Loop) 코드 추적기를 제공하고, 또한, 끊임없이 변화하는 수신 환경의 변화에 따라서 앞선 시간 코드와 지연 시간 코드의 차이를 가변적으로 사용하여, 수신 경로의 변화율이 큰 경우에도 효율적인 코드 추적을 수행할 수 있는 가변 시구간 코드 추적기(Variable Delay-Locked Loop code tracking loop)를 제공한 것이다. 따라서, 본 발명은 코드 추적기의 성능 개선은 코드확산 무선 통신 시스템의 수신기 성능 향상시키고, 또한 수신기의 구조를 간단하게 할 수가 있는 것이다.

公开(公告)号：KR100116150B1

公开(公告)日：1997-06-09

申请号：KR1019940007769

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H04L27/18

公开(公告)号：KR1019970002955B1

公开(公告)日：1997-03-13

申请号：KR1019940007769

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H04L27/18

Abstract: A finite impulse response filter in phase-modulated systems is provided, wherein in a finite impulse response (FIR) filter including a frequency demultiplier (54), a first and a second shift register (44, 45), an adder (52), and a register (53), an improvement includes a T/2N+log2N bit 4:1 multiplexer (48) for producing an address for reading an integrating coefficient, a ROM (49) for producing a stored integrating coefficient at a position assigned by the address, and a first and a second register (39, 40) for storing output integrating coefficients in two stages in sequence to producing two data by means of the adder (52), wherein the capacity of the ROM for storing the integrating coefficients may be reduced half, thereby minimizing the FIR filter, consumption of electric power and the size of chip.

Abstract translation: 提供了一种在相位调制系统中的有限脉冲响应滤波器，其中在包括分频器（54），第一和第二移位寄存器（44,45）的有限脉冲响应（FIR）滤波器中，加法器（52） 和寄存器（53），改进包括用于产生用于读取积分系数的地址的T / 2N + log2N位4：1多路复用器（48），用于产生存储的积分系数的ROM（49） 地址，以及用于按照两个级序存储输出积分系数的第一和第二寄存器（39,40），以通过加法器（52）产生两个数据，其中用于存储积分系数的ROM的容量可以 减少一半，从而最小化FIR滤波器，消耗电力和芯片尺寸。

公开(公告)号：KR100104388B1

公开(公告)日：1996-09-04

申请号：KR1019930027856

申请日：1993-12-15

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H03H17/00

公开(公告)号：KR1019950030554A

公开(公告)日：1995-11-24

申请号：KR1019940007769

申请日：1994-04-13

Applicant: 한국전자통신연구원

Inventor： 임인기 ,  강인 ,  연광일

IPC: H04L27/18

Abstract: QPSK(quadrature phase shiht keying)방식이나 OQPSK(offset QP-SK)방식의 1:N 인터플레이션 FIR(finite impulse response) 필터를 구현하는데 있어서, 다중화된 FIR 필터 입력방식과 선택된 계수그룹과 발생 가능한 모든 필터 입력데이타를 미리 승산하고 적산하여 저장시킨 적산계수 ROM어드레싱방식을 사용한 종래의 방식에 필터계수의 대칭성을 이용하여, 적산계수를 저장하는 ROM(49)으로 멀티플렉서(48)에 의해 다중화된 T/2N+log2N 비트를 어드레스로서 제공하고, ROM(49)으로부터 출력되는 데이타를 두 개의 레지스터(50,51)에 2단으로 저장하여 가산한 후 소정의 출력 비트로 출력함으로써, 적산계수 ROM의 용량을 절반으로 줄인 새로운 FIR 필터 구현방식을 고안하여 그 회로구성을 극소화하고, 전력소모 및 칩의 크기를 최소화한다.