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公开(公告)号：KR1019990039421A
公开(公告)日：1999-06-05
申请号：KR1019970059519
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: G06F9/32
Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 다중 이벤트들을 처리하기 위한 스케쥴링 기능을 실시간에 처리하는 회로와 그 처리 방법에 관한 것으로, 특히 동시 다발적으로 발생하는 이벤트들을 별도의 소프트웨어 스케쥴러의 도움없이 하드웨어에 의해 직접 제어하며, 또한 이벤트가 발생되지 않을 때에는 시켄서가 다음 이벤트가 발생할 때까지 정지 상태로 있도록 함으로서 저전력 시켄서의 구현이 가능하도록 한 이벤트 스케쥴링을 위한 저전력 시켄서 장치 및 이벤트 처리 방법을 제공한다.
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公开(公告)号：KR1019980050569A
公开(公告)日：1998-09-15
申请号：KR1019960069400
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/00
Abstract: 본 발명은 워드-직렬/비트-병렬 형태로 입력되는 데이타에 대하여 연산을 행하기 위하여 워드-병렬/비트-직렬 형태로의 변환이 필요하고, 연산을 완료한 후에는 다시 워드-병렬/비트-직렬 형태의 데이타를 워드-직렬/비트-병렬의 형태로 변환하는 과정이 필요한, 분산 산술 방법을 사용하는 이산 여현 변환(DCT)과 같은 직렬연산을 이용하는 행렬 알고리즘이 사용된 연산기를 위한 직/병렬 변환 회로에 관한 것으로, 특히 본 발명은 기존의 2 중 버퍼를 사용하는 직/병렬 변환 회로에 비하여 규칙적이고, 간단한 구조의 NxN 어레이 형태로 구성한 플립플롭을 좌우, 상하 방향으로 연결하고, 좌우, 또는 상하 방향으로 데이타를 이동 시길 수 있는 방향 제어신호를 사용하여 변환 기능을 수행하고, 연속적인 데이타를 입출력 시킬 수 있는 직/병렬 변환 회로에 관� �� 개시된다.
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公开(公告)号：KR1019980047254A
公开(公告)日：1998-09-15
申请号：KR1019960065730
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 이벤트를 제어하기 위한 파이퍼라인 형식의 마이크로 제어기와 그 동작에 관한 것으로, 특히 동시 다발적으로 발생되는 이벤트들을 인스트럭션 수준에서 실시간 처리하기 위한 마이크로 제어기에 의한 이벤트 신호 제어 회로에 관한 것이다.
이러한 이벤트 제어 기능을 별도의 인스트럭션으로 정의하여 프로그램 수준에서 모든 이벤트를 마이크로 제어기를 통해 제어 함으로서, 이벤트 처리 순서, 이벤트 별 응답 신호 조정 및 이벤트 처리 프로그램을 단순화 시키는 장점을 갖는다.-
公开(公告)号：KR1019960025002A
公开(公告)日：1996-07-20
申请号：KR1019940034151
申请日：1994-12-14
Applicant: 한국전자통신연구원
Abstract: 본 발명은 움직임 보상을 행하는 알고리즘들 중에서 완전탐색 블럭정합 알고리즘(FBMA : Full-search Block MatchingAlgorithm)을 고속 파이프라인(Pipeline) 병렬구조로 구현 가능하도록 하기 위한 완전탐색 블럭정합 알고리즘을 이용한움직임 예측기(Motion Estimator)에 관한 것으로, 기준블럭과 후보블럭 사이의 차의 절대값을 계산하는 부분과 차의 절대값을 누적하는 합연산 부분으로 크게 구성되며 각 구분을 각각 하나의 파이프 상태 연결되는데 후보 블럭데이타 경로를두가지로 변경시켜 매 동기 클럭에 맞추어 두 개의 후보 블럭데이타에 대하여 번갈아 가며 반복적으로 연산 출력을 수행시킬 수 있도록 병렬성을 추가시킨 벡터처리기가 5개 병렬로 연결 구성되는 것을 특징으로 하는 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기를 구성하는 벡터처리기를 제공하면 움직임 예측기를 구성하는 PE PIPE의 효율을 100% 사용가능한 것 외에 PE의 외부에서 보면 데이타와 제어신호들의 구별이 없다는 것이다. 모든 데이타는 데이타 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달되며, 모든 제어신호들도 6비트의 제어 레지스터를 통하여 PE 사이에 파이프라인상태로 전달된다. 즉 PE PIPE의 외부에서 보면 제어신호들도 데이타와 전혀 구별됨 없이 파이프라인 데이타로 취급된다.이러한 구조는 PE PIPE에서 데이타 버스와 제어신호 버스를 불필요하게 하여 본 발명의 PE PIPE의 안정된 동작과 고속동작에 기여하게 되는 효과가 있다.
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公开(公告)号：KR1019950008838B1
公开(公告)日：1995-08-08
申请号：KR1019910025372
申请日：1991-12-30
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The computer effectively executes multimedia data processing and knowledge processing, and processes general arithmetic operation. The device includes a VME system which has a user interface and external storage host computer, a communication network which has a multiple PCU node computer and a node processor, a DSP module, a INC module and a VMEIF module, a DSP HI(host interface), a DSP SRAM which has common information, a VME bus which transmitts a node memory by burst mode.
Abstract translation: 计算机有效地执行多媒体数据处理和知识处理，并处理一般的算术运算。 该设备包括具有用户接口和外部存储主机的VME系统，具有多个PCU节点计算机和节点处理器的通信网络，DSP模块，INC模块和VMEIF模块，DSP HI（主机接口 ），具有公共信息的DSP SRAM，通过突发模式发送节点存储器的VME总线。
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Patent Agency Ranking
公开(公告)号：KR1019940005436B1
公开(公告)日：1994-06-18
申请号：KR1019910025371
申请日：1991-12-30
Applicant: 한국전자통신연구원
IPC: G06F3/02
Abstract: The device switches to make the data flow in the pipe line structure continuously and effectively. It also separates and performs the processes of the tag analysis, pathway determination, and routing tag correction from each pipe line of the data pass so that the clock speed is increased. The device comprises 4 bi-directional ports(3a-3d) connected to different switching elements, 2 uni-directional ports(4a,4b) connected to the processing elements.
Abstract translation: 设备切换，使数据流在管线结构中持续有效。 它还从数据通过的每个管道分离和执行标签分析，路径确定和路由标签校正的过程，从而提高时钟速度。 该装置包括连接到不同开关元件的4个双向端口（3a-3d），连接到处理元件的2个单向端口（4a，4b）。
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公开(公告)号：KR1019930007043B1
公开(公告)日：1993-07-26
申请号：KR1019900021835
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: The circuit is for generating always constant "0" through 3 independent read terminals by designating constant "0" to a certain register to remove the inconvenience when using register. It includes 6 NOR gates (N1-N6), 9 inverters (I1-I9) through which the address signal of terminal A reading (RD-A), the address signal of terminal B reading (RD-B) and the address signal of terminal C reading (RD-C) are passed.
Abstract translation: 该电路用于通过3个独立的读取端子始终保持恒定的“0”，通过向某个寄存器指定常量“0”，以消除使用寄存器时的不便。 它包括6个或非门（N1-N6），9个反相器（I1-I9），通过该逆变器输出端子A读取地址信号（RD-A），端子B读取地址信号（RD-B）和地址信号 终端C读取（RD-C）通过。
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公开(公告)号：KR1019930007012B1
公开(公告)日：1993-07-26
申请号：KR1019900021839
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F9/22
Abstract: The circuit is for clearing or setting the bit field variably appointed to improve the operational ability of graphic processing program. It includes a decoder (1) for processing the bit width appointing signal to be outputted as 32 bit signal which has "1"s as many as the size of bit, a barrel shifter (2) for shifting the output of the decoder (1) by the offset and signal from the input terminals (S16,S8,S6,S4,S2,S1), and a multiplexer (3) composed of an IC (4) for generating data output set or cleard by the bit width offset.
Abstract translation: 该电路用于清除或设置可变指定的位域，以提高图形处理程序的操作能力。 它包括一个解码器（1），用于处理要输出的比特宽度指定信号作为比特大小为“1”的32比特信号，用于移位解码器（1）的输出的桶形移位器（2） ）和来自输入端子（S16，S8，S6，S4，S2，S1）的偏移和信号，以及由用于产生数据输出集合或通过位宽度偏移而消除的IC（4）组成的多路复用器（3）。
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