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公开(公告)号：KR100513598B1
公开(公告)日：2005-09-09
申请号：KR1020020074353
申请日：2002-11-27
Applicant: 한국전자통신연구원
IPC: H01Q3/38
CPC classification number: H04B7/0854 , H04B7/086
Abstract: 본 발명의 적응 빔형성을 위한 정규화 장치는, 스마트 안테나 수신기의 적응 빔형성 가중치 벡터를 생성시키는 NLMS 알고리즘 내에서 정규화 과정을 수행하기 위한 것이다. 이를 위하여 이 정규화 장치에 있어서, 정규화 과정에서 요구되는 곱셈 연산을 수행하는 곱셈 연산 수단, 및 정규화 과정에서 요구되는 나눗셈 연산을 이진로그화와 감산 연산을 이용하여 수행하는 나눗셈 연산 수단을 구비한다.
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公开(公告)号：KR1020050064561A
公开(公告)日：2005-06-29
申请号：KR1020030096031
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: H04B7/08
Abstract: 본 발명은 스마트 안테나 수신기의 빔 형성기에 관한 것이다. 특히, 스마트 안테나 수신기의 로그 연산을 이용한 빔 형성기에 관한 것이다.
본 발명은 복소 덧셈기 및 복수개의 복소 곱셈기들을 포함하는 스마트 안테나 수신기의 빔 형성기에 있어서, 상기 복소 곱셈기 내에서 수행되는 곱셈을 크기의 로그 값의 합을 이용하여 계산하며, 상기 복소 덧셈기는 상기 복수개의 복소 곱셈기들의 출력들의 복소 합을 수행하는 스마트 안테나 수신기의 빔 형성기를 제공한다.
본 발명에 의한 스마트 안테나 수신기의 로그 연산을 이용한 빔 형성기는 곱셈기를 덧셈기로 대체함으로써, 하드웨어의 크기를 줄이고, 전력 소모를 줄일 수 있다는 장점이 있다.-
公开(公告)号：KR1020030056566A
公开(公告)日：2003-07-04
申请号：KR1020010086828
申请日：2001-12-28
Applicant: 한국전자통신연구원
CPC classification number: H03M13/2782 , H03M13/2792
Abstract: PURPOSE: A method for operating an interleaver memory is provided to divide a memory area of one interleaver memory into several banks, and to store channel data in blank banks, so as to improve memory use efficiency when a plurality of subscribers access a base station. CONSTITUTION: If a writing operation is requested(1), a micro controller(10) decides a sub modulator and a modulator unit(140)(2), and reads a bank state register of a bank controller(120) to recognize locations and sizes of blank banks(3). The micro controller(10) calculates the number of consecutive blank banks and a bank of a minimum start address(4), and writes data in a bank allocation register(5). The bank state register of the bank controller is set(51). The micro controller(10) respectively stores calculated values in a frame offset register, an address offset register and a spreading factor value register of the modulator unit(140)(6). The micro controller(10) receives channel data for interleaving and sequentially writes the channel data in the blank banks of an interleaver memory(7). A frame controller of the modulator unit(140) generates a frame synchronous signal(61). If the frame synchronous signal is 1(one)(62), a memory read address and control signal generator of the modulator unit(140) generates a read address, a memory selection signal and a read signal(63), and produces a signal for reading the channel data stored in the interleaver memory by referring to the values stored in the registers(64). The channel data are read and provided to each modulator unit(140), then modulated(65). If the channel data stored in the interleaver memory are completely read, the memory read address and control signal generator generates a flag signal to notify the completion of interleaving(66).
Abstract translation: 目的：提供一种用于操作交织器存储器的方法，以将一个交织器存储器的存储器区域划分成多个存储体，并将通道数据存储在空白存储体中，以便当多个订户访问基站时提高存储器使用效率。 构成：如果请求写入操作（1），微控制器（10）决定子调制器和调制器单元（140）（2），并读取银行控制器（120）的存储体状态寄存器以识别位置和 空白银行大小（3）。 微控制器（10）计算连续空白组和最小起始地址组（4）的数量，并将数据写入组分配寄存器（5）。 银行控制人的银行状态寄存器设置为（51）。 微控制器（10）分别将计算出的值存储在调制器单元（140）（6）的帧偏移寄存器，地址偏移寄存器和扩展因子值寄存器中。 微控制器（10）接收用于交织的信道数据，并且将信道数据顺序地写入交织器存储器（7）的空白组中。 调制器单元（140）的帧控制器产生帧同步信号（61）。 如果帧同步信号是1（1）（62），则调制器单元（140）的存储器读地址和控制信号发生器产生读地址，存储器选择信号和读信号（63），并产生一信号 用于通过参考存储在寄存器（64）中的值来读取存储在交织器存储器中的通道数据。 通道数据被读取并提供给每个调制器单元（140），然后被调制（65）。 如果存储在交织器存储器中的通道数据被完全读出，则存储器读地址和控制信号发生器产生一个标志信号以通知交错完成（66）。
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公开(公告)号：KR1020010047388A
公开(公告)日：2001-06-15
申请号：KR1019990051589
申请日：1999-11-19
Applicant: 한국전자통신연구원
IPC: H04L27/20
CPC classification number: H04L27/2071
Abstract: PURPOSE: A QPSK modulation apparatus and method using multi-bit input RF filter for 4 channels is provided to reduce hardware by half by designing 2 FIR filters processing operations of 4 one bit input 1:4 interpolation FIR filter simultaneously. CONSTITUTION: A pseudo noise(PN) spreading device(304) divides one bit data inputted from 4 channels and divides and PN spreads them to generate 8 one bit data. Two FIR filtering device(305,306) are supplied with the 8 one bit data and execute filtering for pulse shaping. A plurality of multiplier(307-314) multiply the filtering outputs from the FIR filtering device by each gain for the channels and outputs n-bit data. A plurality of adder(315-320) QPSK-modulate the n-bit data output from the multiplier and output I channel signal and Q channel signal.
Abstract translation: 目的：提供4通道多位输入RF滤波器的QPSK调制装置和方法，通过同时设计4个1位4位1：4插值FIR滤波器的2个FIR滤波器处理操作，将硬件减少一半。 构成：伪噪声（PN）扩展装置（304）对从4个信道输入的一个比特数据进行分割，并对它们进行扩频，生成8个一位数据。 两个FIR滤波装置（305,306）被提供8位一位数据，并执行脉冲整形滤波。 多个乘法器（307-314）将来自FIR滤波装置的滤波输出乘以通道的每个增益，并输出n位数据。 多个加法器（315-320）对从乘法器输出的n位数据进行QPSK调制，并输出I通道信号和Q通道信号。
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Patent Agency Ranking
公开(公告)号：KR100138876B1
公开(公告)日：1998-06-15
申请号：KR1019940036350
申请日：1994-12-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다지틀 신호를 펄스밀도 변조신호로 변환하는 장치에 관한 것으로, 계수기(20)를 이용하여 증가하는 방향으로 계수하여 이 결과를 변형회로(30)를 거쳐 계수기 신호를 변환하고 바꾸고자하는 디지틀 값이 저장되어 있는 레지스터의 값에 의해 제어되어 원하는 펄스밀도 변조신호가 생성된다.
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公开(公告)号：KR1019970056137A
公开(公告)日：1997-07-31
申请号：KR1019950049250
申请日：1995-12-13
Applicant: 한국전자통신연구원
IPC: H04L7/00
Abstract: 본 발명은 CDMA 이동통신 시스템 수신기의 의사잡음(PseudoNoise, 이하 PN이라고 약칭함) 시퀀스를 빠른 시간 내에 정확히 송신기의 PN 시퀀스와의 위상차를 1PN칩 이내로 일치시키는 수신기의 PN코드 획득 구조에 관한 것으로서, 그 특징은 다중 드웰구조의 PN코 코드 획득 구조에 있어서, 소정 개수의 드웰이, 병렬로 접속되어 입력된 신호를 소정의 구간동안 누산하여 그 결과없이 상관관게값을 출력하는 소정개수의 상관기 및 상기 소정개수의 상관기들의 출력인 상관관계값들을 입력받아 비교하여 가장 큰 값을 출력하는 비교기를 포함하는 데에 있으므로, 본 발명은 제안된 코드 획득 구조를 CDMA 이동통신 시스템 수신기의 PN 동기 시스템에 채택하므로써 적은 하드웨어를 사용하면서도 수신기의 성능을 향상시킬 수 있다는 데에 그 효과가 있다.
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公开(公告)号：KR1019960027381A
公开(公告)日：1996-07-22
申请号：KR1019940036349
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 비터비 복호기의 가지 메트릭 모듈에 입력되는 4비트 연성판정된 수신 부호어는 양끝+7(0111)과 -7(1001)부근의 값은 오류가 포함될 확률이 적고, 중앙 +1(0001), 0(0000), -1(1111)부근에 있는 값은 오류가 포함될 확률이 상대적으로 큰 특징을 갖는다.
본 발명에서는 가지 메트릭의 이러한 특징을 고려하여 오류가 많이 발생할 확률이 큰 중앙부분의 변화가 가지 메트릭에 영향을 주는 효과를 줄이고, 오류가 발생할 확률이 작은 양 끝부분의 변화가 가지 메트릭에 주는 효과도 줄이고, 그 사이 +4(0100)와 -4(0100)근처의 변화를 가지 메트릭에 충실히 반영하는 것이다.
이렇게 하면 가지 메트릭 값이 갖는 오류의 확률이 낮아져서 비터비 복호기의 성능을 향상시킬 수 있다.
또한, 최대값 근처의 가지 메트릭 값은 더욱더 큰 값을 갖도록 하고 최소값 부근의 값을 갖는 가지 메트릭 값은 더욱 세분된 값을 갖도록 하고 중간의 애매한 부분에서는 가지 메트릭 값의 변화를 작게 하고 그 나머지 부분에서는 가지 메트릭의 변화를 충실히 반영하여 비터비 복호기의 성능을 향상시킬 수 있다.-
公开(公告)号：KR1019950022066A
公开(公告)日：1995-07-26
申请号：KR1019930027856
申请日：1993-12-15
Applicant: 한국전자통신연구원
IPC: H03H17/00
Abstract: 본 발명은 QPSK변조방식 및 OQPSK변조방식의 T탭, 1 : N인터폴레이션 비, B계수 비트수, A출력 비트수를 갑는 FIR필터의 회로에 관한 것으로 종래의 기본적인 1 : N인터폴레이션 FIR필터의 회로에서 다중화된 FIR필터 입력을 사용하는 새로운 FIR필터 입력방식으로 두 채널의 FIR필터를 하나로 줄였고, 선택된 계수그풉과 발생가능한 모든 필터입력 테이터를 미리 승산하고 적산하여 저장시킨 새로운 구성의 적산계수 ROM어드레싱 방식을 고안하여 그 회로구성을 극소화하고, 전력소모 및 칩의 크기를 최소화하는데 그 목적이 있다.
상기 목적을 이루기 위한 QPSK변조방식 I-데이터와 Q-데이터를 CK(2N)B에 의해 각각 입력시키는 2개의 T/N비트 시프트 레지스터(23,24)와 I-채널 데이터와 Q-채널 데이터를 CK2에 의해 다중화하여 적산계수 ROM의 어드레스로 입력시키는 2개의 T/2N비트 MUX(25,26)와 서브그룹 N개의 적산 결과 N*2
T/2N 가 입력되어 저장되는 2개의 적산계수 ROM(27,28)과 상기 ROM의 출력을 가산하는 (B＋1)비트 가산기(29)와 상기 (B＋1)비트 가산기 (29)의 출력이 CK1B에 의해 입력되어 저장되는 A비트 레지스터(30)와 CDMA기지국용 변조부분의 시스템 클럭인 1개의 클럭분주기(CK1)로 구성된다. 또 다른 OQPSK변조방식은 I-데이터를 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)로 시프트시키는 동위상 T/N비트 시프트 레지스터(23)와 Q-데이터를 반샘플 지연하기 위해 CK(2N)으로 시프트시키는 반위상 T/N비트 시프트 레지스터(34)와, 2개의 log
2 N＋T/2N비트 MUX(35,36)와, 2개의 적산계수 ROM(27,28)과 B＋1비트 가산기(29)와, A비트 레지스터(30), 1개의 클럭분주기로 구성된다.-
公开(公告)号：KR102252100B1
公开(公告)日：2021-05-18
申请号：KR1020190070819
申请日：2019-06-14
Applicant: 한국전자통신연구원
Abstract: 본발명의하나의실시예에따른위치및 신원관리시스템은, 복수의타일형전극들을포함하며, 복수의타일형전극들각각은위치정보를포함하는고정형통신모듈, 제1 바디채널을통해복수의타일형전극들중 제1 타일형전극으로부터제1 타일형전극에포함된제1 위치정보를수신하고, 제1 신원정보를포함하는이동형통신모듈, 및통신망을통해이동형통신모듈로부터제1 위치정보및 제1 신원정보를수신하고, 수신된제1 위치정보및 수신된제1 신원정보를기반으로제1 사용자의제1 패턴정보를도출하는서버를포함한다.
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