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公开(公告)号：KR100150070B1
公开(公告)日：1998-10-15
申请号：KR1019950040552
申请日：1995-11-09
Applicant: 한국전자통신연구원
IPC: G06F15/173
Abstract: 본 발명은 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호연결망에 관한 것이다.
종래의 병렬처리 컴퓨터를 위한 상호연결망은 큰 규모의 시스템 구성시 많은 계층이 필요하고, 비계층 구조로 확장성이 부족하여, 노드간 데이터 지연시간이 길고, 비용 효과면에서 적합하지 않았다. 본 발명은 이를 해결하기 위해 동일한 데이터 경로를 제어하고 데이터 패킷의 전송을 제어하는 n개의 크로스바 스위치와 8개의 노드 연결용 링크와 2개의 상위 클러스터 연결용 링크를 갖는 2개의 크로스바 연결망과 최대8개의 프로세싱 노드를 연결하여 하나의 하위 클러스터를 구성하고, 최대 8개의 하위 클러스터와 상위 크로스바 연결망을 연결하여 하나의 상위 클러스터로 구성 하며, 최대8개의 상위 클러스터와 차상위 크로스바 연결망을 연결하여 하나의 차상위 클러스터를 구성하는 방식의 연결 확장성을 가지므로써 계층 구조의 병렬처리 시스템을 효과적으로 지원할 수가 있다.
또한, 두 개의 하위 클러스터 연결 또는 두 개의 상위 클러스터 연결은 상위 또는 차상위의 크로스바 연결망을 사용하지 않고 링크를 통해 직접 연결하므로써 다른 하위 클러스터내 또는 다른 상위 클러스터내 프로세싱 노드들 간에 적은 지연시간을 가지고 데이터를 송수신할수 있는 것이다.-
公开(公告)号：KR1019980047742A
公开(公告)日：1998-09-15
申请号：KR1019960066256
申请日：1996-12-16
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 근원지 동기 전송 방식을 사용하는 독립 동기 방식 시스템에 관한 것으로서, 상기 시스템은 송, 수신단과, 상호 연결망으로 구성되어 근원지 동기 전송 방식을 사용하는 독립 동기 방식 시스템에 있어서, 상기 상호 연결망은 N개의 동기화부를 갖는 입력 수단과, N개의 동기화부를 갖는 출력 수단과, 상기 입출력 수단 사이에 NXN 크로스바 패스 수단으로 구성되어, 근원지 동기 전송 방식을 사용하는 상호 연결망 구성시, 사용자의 연결망 성능 요구에 따라 데이터 폭을 넓힐 수 있으므로, 한정된 데이터 폭을 제공하는 라이터 스위치를 병렬 연결하여 데이터 폭을 확장하는 것은 노드 상호간에 넓은 데이터 패스를 제공함으로서 시스템 성능 향상에 직접적인 영향을 준다.
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公开(公告)号：KR1019970049712A
公开(公告)日：1997-07-29
申请号：KR1019950047847
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마연결망에 관한 것으로서, 본 발명은 다중 프로세서 시스템내의 처리기들을 연결하는 다단계 상호연결망에 있어서, N개의 근원지 노드 각각에 연결되어 입력되는 데이터를 전송하는 N개의 이중 링크와, N개의 이중링크에서 전송된 데이터를 입출력하는 N개의 2×3 스위치소자로 구성된 첫번째 단(Stage 0)과, 첫번째 단(Stage 0)에서 출력된 데이터를 출력하는 N개의 3×4 스위치소자로 구성된 두번째 단(Stage 1)과, 두번째 단(Stage 1)에서 출력된 데이터를 세번째 단(Stage 2)에서 받아 마지막 전단(Stage n-1)까지 출력하기 위해 (n-2)×N개의 4×4 스위치소자로 구성된 마지막 전단(Stage n-1)과, 마지막 전단(Stage n-1)에서 출력된 데이터를 받아 출력하는 N개의 4×2 스위치소자로 구성된 마지막 단(Stage n)과, 마지막 단(Stage n)에서 출력된 데이터를 받아 출력하는 N개의 목적지 노드에 연결된 N개의 이중링크로 구성되어 다단계 상호연결망에서 다수의 근원지와 다수의 목적지 사이의 모든 경로를 동시에 설정하고, 큰 규모의 시스템 구성시 적은 비용으로 설계하여 상호연결망 내의 단일 스위치 결함이나 단일 링크결함을 허용할 수가 있는 것이다.
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公开(公告)号：KR1019970031556A
公开(公告)日：1997-06-26
申请号：KR1019950039780
申请日：1995-11-04
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 여러개의 컴퓨터 시스템을 상호연결하여 클러스터로 운영하고자 할 때, 컴퓨터 시스템들을 계층적 크로스바 스위치를 사용하여 컴퓨터 시스템의 갯수를 유연하게 증가시킬 수 있는 시스템구조에 대한 것으로, 다수개의 프로세서 노드들을 소정갯수의 노드군으로 분류하는 제 1 과정과, 상기 과정에서 분류되어진 각 노드군들에 대하여 각각 하나의 노드군에 하나의 크로스바 스위치를 대응시키고 각 노드군에 속하는 프로세서 노드들을 해당 크로스바 스위치에 연결하는 제 2 과정과, 상기 과정에서 노드군에 연결되어진 크로스바 스위치들을 소정 갯수의 스위치군으로 분류하는 제 3 과정과, 상기 과정에서 분류되어진 각 스위치군들에 대하여 각각 하나의 스위치군에 두개의 상위 크로스바 스위치를 대응시키고 각 스위치군에 속하는 크로 바 스위치들과 연결하는 제 4 과정과, 상기 과정에서 각 스위치군에 연결되어진 상위 크로스바 스위치들을 연결하는 제 5 과정을 포함하는 것을 특징으로 하는 병렬처리 컴퓨터 시스템에서 계층적 크로스바 스위치 기법을 적용한 프로세서 연결방법을 제공하여 시스템의 확장 또는 응용분야 및 사용용도의 시스템 자원 필요 요구에 따라 자유롭게 구성이 가능하게 한다.
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公开(公告)号：KR1019970007275B1
公开(公告)日：1997-05-07
申请号：KR1019940024347
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: An apparatus capable of maximally overlapping approach with respect to a connect network response apparatus an operation of a connect network is disclosed. In the apparatus, response devices(6a...6m) each includes an input interface means(8), an error judgement means(9), a controller(10), and an output interface means(11). The input interface means(8) continues to monitor the operation of a connecting network(5) and receives a request from the processors(4a...4m) therethrough. The error judgement means(9) tests request information from the input interface means(8) and judges whether an error occurs in an information transmission through connecting network(5). The controller(10) controls inner functions of response devices(6a...6m) in response to the request from input interface means(8). Output interface means(11) transmits data to processors(4a...4m) according to the result of the controller(10).
Abstract translation: 公开了一种能够相对于连接网络响应装置进行最大重叠的方法的连接网络的操作的装置。 在该装置中，响应装置（6a ... 6m）各自包括输入接口装置（8），错误判断装置（9），控制器（10）和输出接口装置（11）。 输入接口装置（8）继续监视连接网络（5）的操作，并从其中接收来自处理器（4a ... 4m）的请求。 误差判断装置（9）从输入接口装置（8）测试请求信息，并判断通过连接网络（5）发送的信息是否发生错误。 响应于来自输入接口装置（8）的请求，控制器（10）控制响应装置（6a ... 6m）的内部功能。 输出接口装置（11）根据控制器（10）的结果将数据发送到处理器（4a ... 4m）。
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Patent Agency Ranking
公开(公告)号：KR1019970013909A
公开(公告)日：1997-03-29
申请号：KR1019950024219
申请日：1995-08-05
Applicant: 한국전자통신연구원
IPC: H04L7/00
Abstract: 본 발명은 독립 동기 방식에 의해서 동기되는 시스템에서 수신되는 데이타를 수신단의 지역 클록으로 파이프라인 처리가 이루어질 수 있도록 한 근원지 동기 전송 방식 데이타 수신장치에 관한 것이다.
이러한 본 발명은 송신단에서 출력되는 데이타와 패킷 동기신호를 수신되는 플릿 동기신호에 래치시키는 래치부와, 래치부에서 출력되는 채킷 동기신호와 수신되는 플릿 동기신호에 따라 쓰기 제어신호를 발생하는 쓰기 제어기와, 래치부에서 출력되는 패킷 동기신호와 수신단 클럭을 동기화 시키는 동기화기와, 동기화기에서 출력되는 신호와 듀얼 포트 기억소자의 상태신호에 따라 수신단의 동작 클록을 기준으로 하는 읽기 시작점 선택신호를 출력하여 파이프라인 처리가 가능토록 하는 읽기 시점 선택부와, 읽기 시점 선택부에서 출력되는 신호에 따라 읽기 제어신호를 발생하는 읽기 제어기와, 쓰기 제어기의 출력신호에 의해 상기 래치부에서 출력되는 데이타를 기록하고 읽기 제어기에서 출력되는 신호에 의해 기록된 데이타를 판독하여 출력 는 듀얼 포트 기억소자로 이루어진다.-
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公开(公告)号：KR1019960016399B1
公开(公告)日：1996-12-11
申请号：KR1019940024346
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: an input interface means(8) maintaining the condition which the requests of processors(1,4a-4n) are responded to; an internal controller(9) which controls the generation of error detection and correction code in case of an writing operation, and controls performing the error detection and the correction in case of an reading operation, and storing the corrected data and the code information in case of a correction; an error handler(10) which stores and maintains the error detection code in case of the writing operation, and performs the error detection and the correction in case of the reading operation; and an output interface means(11) performing the operation to transmit data to the processors(1,4a ... 4n).
Abstract translation: 输入接口装置（8），保持对处理器（1,4a-4n）的请求作出响应的条件; 控制在写入操作的情况下产生错误检测和校正代码的内部控制器（9），并且在读取操作的情况下控制执行错误检测和校正，并将校正的数据和代码信息存储在案例 的修正 在写入操作的情况下存储和维护错误检测码的错误处理器（10），并且在读取操作的情况下执行错误检测和校正; 以及执行向处理器（1,4a ... 4n）发送数据的操作的输出接口装置（11）。
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