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公开(公告)号：KR100714073B1
公开(公告)日：2007-05-02
申请号：KR1020060040094
申请日：2006-05-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，
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公开(公告)号：KR1020060067802A
公开(公告)日：2006-06-20
申请号：KR1020050063265
申请日：2005-07-13
Applicant: 한국전자통신연구원
Abstract: 본 발명은 온칩네트워크 인터페이스 장치 및 방법에 관한 것으로, 다수개로 이루어진 온칩네트워크 포트; 상기 온칩네트워크 포트중 어느 하나로부터 전송받은 데이터를 다른 온칩네트워크 포트로 전송하는 스위치; 및 AMBA 온칩 버스 프로토콜로 설계된 IP 모듈로부터 입력받은 AMBA 신호를 인터페이스하여 상기 온칩네트워크 포트로 출력하고, 상기 온칩네트워크 포트로부터 받은 온칩네트워크 신호를 인터페이스하여 상기 IP 모듈로 출력하는 인터페이스부;로 구성된다. 따라서, AMBA 2.0 온칩 버스 프로토콜에 따르는 신호와 온칩네트워크 프로토콜에 따르는 신호를 인터페이스 하는 장치 및 방법을 통하여 보다 빠른 전송속도로 통신을 수행할 수 있다.
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公开(公告)号：KR100487709B1
公开(公告)日：2005-05-03
申请号：KR1020020083054
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/26
Abstract: 본 발명은 디지털통신 및 멀티미디어 시스템온칩(SOC) 설계에서 사용되는 IP나 기능 하드웨어 모듈인 VC가 VCI를 통해서 온칩버스에 정합이 가능한가의 여부를 판별하는 정합 검사기 및 그 방법에 관한 것으로, 트랜잭션 명령어를 입력받아 요청신호 테이블 및 기대되는 VCI 신호테이블을 생성하는 신호변환기, 신호변환기로부터 입력된 요청신호 테이블을 슬레이브 VC에 드라이브하는 마스터 VC, 마스터 VC로부터 입력된 신호를 온칩버스에 인터페이스하거나, 온칩버스로부터 입력된 반응신호를 마스터 VC로 보내는 슬레이브 VC, 마스터 VC로부터 입력된 신호를 추출하여 반응신호 테이블을 생성하는 신호추출기 및 신호변환기로부터 입력된 기대되는 VCI 신호테이블 및 상기 신호추출기로부터 입력된 반응신호 테이블이 동일한가 비교하는 신호비교기를 포함� ��다. 따라서, 프로세서나 원칩버스 및 주변 하드웨어 모듈로 구성된 SOC 설계에서 기존 IP나 VC의 통합을 용이하게 하며, IP 재사용을 향상시킬 수 있는 효과가 있다.
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公开(公告)号：KR1020030056565A
公开(公告)日：2003-07-04
申请号：KR1020010086827
申请日：2001-12-28
Applicant: 한국전자통신연구원
IPC: H04L29/06
Abstract: PURPOSE: An algorithm generating an interface between IP(Intellectual Property) module is provided to achieve an interface synthesizer used in an actual design. CONSTITUTION: An operation of an interface module is inputted using a timing diagram editor. A signal transition graph(STG) is generated by reading the above timing diagram information(2). A finite state machine(FSM) is generated from the signal transition graph(3). The number of states is minimized by merging states which are merged from the above finite state machine(4). The generated finite state machine is output in the type of a state transition table or VHDL program. And the state transition table and the VHDL program are synthesized using a logic synthesizer.
Abstract translation: 目的：提供一种生成IP（知识产权）模块之间接口的算法，以实现实际设计中使用的接口合成器。 构成：使用时序图编辑器输入接口模块的操作。 通过读取上述时序图信息（2）来生成信号转换图（STG）。 从信号转换图（3）生成有限状态机（FSM）。 通过从上述有限状态机（4）合并的合并状态来最小化状态数。 生成的有限状态机以状态转换表或VHDL程序的类型输出。 并且使用逻辑合成器来合成状态转换表和VHDL程序。
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Patent Agency Ranking
公开(公告)号：KR1020150044113A
公开(公告)日：2015-04-24
申请号：KR1020130123047
申请日：2013-10-16
Applicant: 한국전자통신연구원
CPC classification number: G06F9/5061 , G06F2209/502 , Y02D10/22 , Y02D10/36
Abstract: 본발명은이기종멀티코어플랫폼에서응용분야에특화된 Star형 NoC 구조에멀티태스크를효율적으로할당함으로써, 통신오버헤드를감소시켜전력소비를감소시키며, 전체시스템의성능을향상시키는기술에관한것이다. 멀티태스크할당장치는소프트웨어플랫폼에서응용소프트웨어가동작함에따라생성한태스크를응용소프트웨어에대응하게클러스터링하는클러스터링부및 클러스터링된태스크를응용소프트웨어에대응하는클러스터코어에할당하고, 클러스터코어에서 1-홉만큼의거리를가지는코어에클러스터링된태스크를할당하는할당부를포함한다.
Abstract translation: 本发明涉及能够将多个任务高效地分配给专用于异构多核平台的应用以减少通信开销和其功耗的Star-NoC结构的技术。 因此，本发明可以提高系统的整体性能。 根据本发明，多任务分配装置包括：聚类单元，其基于软件平台上的应用软件的操作生成的任务进行聚类，以对应于应用软件; 以及分配单元，其将所述群集任务分配给与所述应用软件相对应的群集核心，并且将所述群集任务分配给与所述群集核心间隔开一跳的另一核心。
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公开(公告)号：KR1020130067098A
公开(公告)日：2013-06-21
申请号：KR1020110133945
申请日：2011-12-13
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A method for debugging an embedded processor core is provided to debug trace information generated in an ISS(Instruction Set Simulator) by using an RTL(Register Transfer Level) model and a cycle-by-cycle unit in real time, thereby shortening design time of the core. CONSTITUTION: An ISS generates trace information and profile information of an executed command code by simulating a processor software model and stores a shared memory by using an IPC(Inter Processor Communication) function(S20). An HDL(Hardware Description Language) simulator generates trace information and profile information by simulating a processor core RTL model and stores the trace information and the profile information in the shared memory by using the IPC function(S40). The HDL simulator debugs the processor core RTL model by comparing the trace information with the profile information by using a command unit. [Reference numerals] (AA) Start; (BB,CC) Test bench/application program; (DD) End; (S10) Generate trace information and profile information by executing simulation in an ISS; (S20,S40) Store the trace information and the profile information in a share memory; (S30) Generate the trace information and the profile information by executing an HDL simulator; (S50) Compare the trace information and the profile information in the HDL simulator and confirm whether they are same or not; (S60) Interpreter based debugging; (S70) Compile based debugging; (S80) Profile based debugging
Abstract translation: 目的：提供一种调试嵌入式处理器内核的方法，通过使用RTL（寄存器传输级别）模型和逐周期单元实时调试在ISS（指令集模拟器）中生成的跟踪信息，从而缩短设计 时间的核心。 规定：ISS通过模拟处理器软件模型并通过使用IPC（处理器间通信）功能（S20）来存储共享存储器来生成执行的命令代码的跟踪信息和简档信息。 HDL（硬件描述语言）模拟器通过模拟处理器核心RTL模型生成跟踪信息和简档信息，并通过使用IPC功能将跟踪信息和简档信息存储在共享存储器中（S40）。 HDL模拟器通过使用命令单元比较跟踪信息和配置文件信息来调试处理器核心RTL模型。 （附图标记）（AA）开始; （BB，CC）测试台/应用程序; （DD）结束; （S10）通过在ISS中执行模拟生成跟踪信息和简档信息; （S20，S40）将跟踪信息和简档信息存储在共享存储器中; （S30）通过执行HDL模拟器生成跟踪信息和简档信息; （S50）比较HDL模拟器中的跟踪信息和简档信息，并确认它们是否相同; （S60）解释器调试; （S70）编译调试; （S80）配置文件调试
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公开(公告)号：KR1020090061306A
公开(公告)日：2009-06-16
申请号：KR1020070128277
申请日：2007-12-11
Applicant: 한국전자통신연구원
IPC: H04N19/14
CPC classification number: H04N19/137 , H04N19/115 , H04N19/61
Abstract: A distributed video coding device having a coding rate control function and a method thereof are provided to simply predict a bit rate of a decoder without increasing a calculation quantity of an encoder, thereby conducting an ERC(Encoder Rate Control) function. An intra-frame encoder(200) receives and encodes a key frame, and outputs a bit stream of the encoded key frame. An ERC module(400) calculates a bit rate in accordance with motion complexity of the current WZ(Wyner-Ziv) frame by using correlation of the bit rate and the motion complexity. A turbo encoder(300) encodes the WZ frame at the calculated bit rate, and outputs the encoded WZ bit stream. An equal quantizer(100) equally quantizes the WZ frame, and provides the WZ frame to the turbo encoder.
Abstract translation: 提供具有编码率控制功能的分布式视频编码装置及其方法，以简单地预测解码器的比特率而不增加编码器的计算量，从而进行ERC（编码器速率控制）功能。 帧内编码器（200）接收并编码关键帧，并输出编码关键帧的比特流。 ERC模块（400）通过使用比特率和运动复杂度的相关来根据当前WZ（Wyner-Ziv）帧的运动复杂度来计算比特率。 turbo编码器（300）以所计算的比特率对WZ帧进行编码，并输出编码的WZ比特流。 相等的量化器（100）同样量化WZ帧，并向turbo编码器提供WZ帧。
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公开(公告)号：KR100817022B1
公开(公告)日：2008-03-26
申请号：KR1020060112953
申请日：2006-11-15
Applicant: 한국전자통신연구원
CPC classification number: H04N19/436 , H04N19/42 , H04N19/423 , H04N19/44
Abstract: A video decoder is provided to improve data communication parallelism of an on-chip network structure, by forming the video decoder to have a mesh structure overall and a star-structure regionally. A video decoder comprises a plurality of switches(200-208) and a plurality of on-switch networks(301-303). The switches provide a parallel data transmission channel between a predetermined master module side and another master module side, a parallel data transmission channel between the predetermined master module side and a predetermined slave module side, and a parallel data transmission channel between the predetermined slave module side and another slave module side. The on-chip networks provide a regional type parallel data transmission channel between predetermined slave module sides, and a parallel data transmission channel between a slave module side of a corresponding region and a switch side. The video decoder has a mesh structure, overall, by the switches overall and a star structure, regionally, by the on-chip networks.
Abstract translation: 提供了一种视频解码器，用于通过将视频解码器整体地形成网格结构并且在星形结构上进行区域化，来提高片上网络结构的数据通信并行性。 视频解码器包括多个交换机（200-208）和多个交换机上网络（301-303）。 这些开关在预定的主模块侧和另一主模块侧之间提供并行数据传输通道，预定主模块侧和预定从模块侧之间的并行数据传输通道以及预定从模块侧之间的并行数据传输通道 和另一个从模块侧。 片上网络在预定的从模块侧之间提供区域型并行数据传输通道，并且在相应区域的从模块侧和开关侧之间提供并行数据传输通道。 视频解码器具有网状结构，总体上由开关整体和星形结构，区域地由片上网络。
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公开(公告)号：KR1020070059899A
公开(公告)日：2007-06-12
申请号：KR1020060074086
申请日：2006-08-07
Applicant: 한국전자통신연구원
CPC classification number: H04L49/101 , H04L49/15 , H04L49/45
Abstract: A crossbar switch architecture suitable for a multi-processor SoC platform is provided to realize excellent expandability when a master or slave device is added, realize fast data transfer while realizing the expandability of a satisfied level, and improve whole system performance by reducing data delay with the shortest transfer path. Each 2X2 multiplexer(300-333) connects one input line with an output line of the multiplexer placed in a previous row of in the same column, and connects another input line with the output line of the multiplexer placed at the previous column of the same row or the input/output line of the row including the multiplexer. The output line of the last column multiplexers of each row is connected to the input/output line of the current column. Each input/output line of the columns is connected to slaves(370-373) and each input/output line of the rows is connected to masters(360-363). A controller(350) determines a connection path of each 2X2 multiplexer according to interpretation of a received instruction.
Abstract translation: 提供了适用于多处理器SoC平台的交叉开关架构，以在添加主设备或从设备时实现优异的可扩展性，实现快速数据传输，同时实现满意级别的可扩展性，并通过减少数据延迟来提高整个系统性能 最短的传输路径。 每个2X2多路复用器（300-333）将一个输入线与放置在同一列中的前一行的多路复用器的输出线连接，并将另一个输入线与放置在同一列的前一列的多路复用器的输出线连接 行或包括多路复用器的行的输入/输出线。 每行的最后一列复用器的输出行连接到当前列的输入/输出行。 列的每个输入/输出线连接到从站（370-373），行的每个输入/输出线连接到主站（360-363）。 控制器（350）根据接收到的指令的解释来确定每个2X2多路复用器的连接路径。
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