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公开(公告)号：KR1020030062079A
公开(公告)日：2003-07-23
申请号：KR1020020002500
申请日：2002-01-16
Applicant: 한국전자통신연구원
IPC: H03M13/37
CPC classification number: H03M13/2957 , H03M13/3972 , H03M13/6502
Abstract: PURPOSE: A turbo permutator and a turbo decoder using the same are provided to form the turbo permutator suitable for the turbo decoder by using a sliding window method. CONSTITUTION: A turbo permutator includes a deinterleaving address generator(100), an interleaving row/column address generator(101,102), an address mapper(103), multiplexers(104,106), and a permutator memory(107). The deinterleaving address generator is used for generating a deinterleaving address value according to a predetermined bit number. The interleaving row/column address generators are used for outputting interleaving row/column address values according to the bit number and a row/column number. The multiplexers is used for selecting one of the deinterleaving address value and an output value of the address mapper. The permutator memory is used for outputting the output values corresponding to the input data.
Abstract translation: 目的：提供一种turbo置换器和使用该Turbo解码器的turbo解码器，以通过使用滑动窗口方法形成适用于turbo解码器的Turbo置换器。 构成：Turbo置换器包括解交织地址发生器（100），交织行/列地址发生器（101,102），地址映射器（103），多路复用器（104,106）和置换器存储器（107）。 解交织地址生成器用于根据预定比特数生成解交织地址值。 交织列/列地址生成器用于根据比特数和行/列号输出交织行/列地址值。 多路复用器用于选择解交织地址值和地址映射器的输出值之一。 置换器存储器用于输出与输入数据对应的输出值。
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公开(公告)号：KR100138876B1
公开(公告)日：1998-06-15
申请号：KR1019940036350
申请日：1994-12-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 다지틀 신호를 펄스밀도 변조신호로 변환하는 장치에 관한 것으로, 계수기(20)를 이용하여 증가하는 방향으로 계수하여 이 결과를 변형회로(30)를 거쳐 계수기 신호를 변환하고 바꾸고자하는 디지틀 값이 저장되어 있는 레지스터의 값에 의해 제어되어 원하는 펄스밀도 변조신호가 생성된다.
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公开(公告)号：KR1019960027381A
公开(公告)日：1996-07-22
申请号：KR1019940036349
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 비터비 복호기의 가지 메트릭 모듈에 입력되는 4비트 연성판정된 수신 부호어는 양끝+7(0111)과 -7(1001)부근의 값은 오류가 포함될 확률이 적고, 중앙 +1(0001), 0(0000), -1(1111)부근에 있는 값은 오류가 포함될 확률이 상대적으로 큰 특징을 갖는다.
본 발명에서는 가지 메트릭의 이러한 특징을 고려하여 오류가 많이 발생할 확률이 큰 중앙부분의 변화가 가지 메트릭에 영향을 주는 효과를 줄이고, 오류가 발생할 확률이 작은 양 끝부분의 변화가 가지 메트릭에 주는 효과도 줄이고, 그 사이 +4(0100)와 -4(0100)근처의 변화를 가지 메트릭에 충실히 반영하는 것이다.
이렇게 하면 가지 메트릭 값이 갖는 오류의 확률이 낮아져서 비터비 복호기의 성능을 향상시킬 수 있다.
또한, 최대값 근처의 가지 메트릭 값은 더욱더 큰 값을 갖도록 하고 최소값 부근의 값을 갖는 가지 메트릭 값은 더욱 세분된 값을 갖도록 하고 중간의 애매한 부분에서는 가지 메트릭 값의 변화를 작게 하고 그 나머지 부분에서는 가지 메트릭의 변화를 충실히 반영하여 비터비 복호기의 성능을 향상시킬 수 있다.-
公开(公告)号：KR1019960009542B1
公开(公告)日：1996-07-20
申请号：KR1019930028478
申请日：1993-12-18
Applicant: 한국전자통신연구원
IPC: H04L25/49
Abstract: a control signal generator for generating control signals(wen,c0,c1,c2,c3) for controlling selective reading of the data block stored in a memory; a count signal generator for generating count signals(ad.0-ad.8) in a predetermined bit; a decoder for decoding the count signals to generate m-bit addresses to/from which data is inputted/outputted; and an address selector for combining the m-bit addresses by 8-bit unit and selectively outputting the bits included in each unit.
Abstract translation: 用于产生用于控制存储在存储器中的数据块的选择性读取的控制信号（wen，c0，c1，c2，c3）的控制信号发生器; 用于产生预定位中的计数信号（ad.0-ad.8）的计数信号发生器; 解码器，用于对计数信号进行解码以产生/从该数据输入/输出的m位地址; 以及地址选择器，用于将m比特地址组合8比特单元，并选择性地输出每个单元中包括的比特。
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公开(公告)号：KR1019950022261A
公开(公告)日：1995-07-28
申请号：KR1019930028478
申请日：1993-12-18
Applicant: 한국전자통신연구원
IPC: H04L25/49
Abstract: 본 발명은, CDMA방식등 이동통신과 데시메이션 필터등의 채널이나 데이타 형태가 다중정보율로 진행되는 경우, 데이타 정보율을 복호하고 결정하는 비터비 복호기나 필터 연산장치의 입력단을 기존의 상용칩(예로 Qualcomm사의 비터비 복호기)에서 복잡하게 다수의 메모리로 구현한 것을 간소화하여 칩의 효율성을 높이는데 목적이 있는 것으로, 입력램 번지 카운터, 번지디코더, 멀티프렉스를 이용하여 각각의 데이타 정보율에 필요한 번지를 발생하는 입력번지 발생기를 구성하여 입력램을 제어해서, 보조메모리 없이 효율적인 연산을 수행할 수 있는 비터비 연상장치의 입력단을 설계하였다. 본 발명에서는 단일메모리로 다중율 입력데이타를 처리하므로, 기존의 비터비 복호기(예, CDMA 방식의 Qualcomm사 비터비 복호기)에서 제시한 적산후의 보조메모리(CDMA 방식인 경우 정보율이 4종류이므로 최소한 252바이트 램)를 제거할 수 있으므로, 멀티플렉스로 인한 약간의 면적증가를 고려하더라도, 입력단의 칩면적을 약 4/7로 줄일 수 있으며, 이 방법으로 설계한 칩을 휴대전화기에 사용할 경우 칩의 소비전력의 개선으로 효율적인 전력사용을 할 수 있는 등 여러가지 발명효과를 기대할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1019930007108A
公开(公告)日：1993-04-22
申请号：KR1019910015704
申请日：1991-09-09
IPC: H03M13/00
Abstract: 종래의 BCH 코덱은 크게 2가지의 문제점율 안고 있다.
첫째, 오류위치 다항식의 계수 σ
2 를 구하는데 너무 큰 용량의 ROM을 사용하므로 시스템을 구성하는데 매우 어려움이 있으며, 둘째, 특정 길이의 부호어에 대해서만 동작하므로 시스템의 유연성이 떨어지게 되는 것이다.
본 발명은 디지탈 전송시스템에서 데이타를 송수신할때 전송선로상에서 발생하는 오류를 정정하는데 있어서, 오중으로 부터 오류위치 다항식의 계수를 구하기 위해 큰 용량의 ROM을 사용하는 대신 모듈로 2곱셈기와 자승기 등의 연산기를 사용하고, 그리고 오중의 역원을 구하는데만 작은량의 ROM과 랜덤로직을 사용하여 VLSI 칩화가 가능하도록 하고, 또 단축 부호기법을 간단한 논리회로를 구성하여 임의의 길이를 갖는 부호어에 대해서도 2중 오류정정이 가능한 BCH 코덱을 제공함에 목적이 있다.-
公开(公告)号：KR1020170061066A
公开(公告)日：2017-06-02
申请号：KR1020160143563
申请日：2016-10-31
Applicant: 한국전자통신연구원
IPC: H03M13/11
Abstract: 본발명의오류정정부호기는, 입력어들을수신하는입력노드들, 입력어들에대해각각제1 오류정정부호화를수행하여제1 패리티들을생성하는제1 부호기들, 입력어들에대해인터리빙을수행하여인터리브어들을생성하는인터리버, 인터리브어들에대해각각제2 오류정정부호화를수행하여복수의제2 패리티들을생성하는제2 부호기들, 입력어들을각각출력하는출력노드들, 제1 패리티들을각각출력하는제1 패리티출력노드들, 그리고제2 패리티들을각각출력하는제2 패리티출력노드들로구성된다.
Abstract translation: 本发明的纠错编码器，用于接收输入字的输入节点，用于输入字产生第一奇偶校验和用于输入字交织执行所述相应的第一纠错编码的第一编码器 为第二编码器的每一个输出到输入字以产生相应的第二纠错输出节点执行编码第二多个奇偶校验的交织器的，用于生成交叉控制交织的控制，所述第一奇偶校验的每个 分别输出第一奇偶校验输出节点和输出第二奇偶校验的第二奇偶校验输出节点。
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公开(公告)号：KR1020120037346A
公开(公告)日：2012-04-19
申请号：KR1020110098483
申请日：2011-09-28
Applicant: 한국전자통신연구원
CPC classification number: H04L1/18 , H03M13/11 , H03M13/29 , H03M13/6513
Abstract: PURPOSE: A packet combining device for a communication system and a combining method thereof are provided to use high quality data by using a channel decoder which calculates not only a system LLR(Log Likelihood Ratio) but also an LLR for a parity bit. CONSTITUTION: A demodulator(301) demodulates data received from a channel. A symbol demapper(302) demaps demodulated data. A combiner(303) combines demapped data with received data saved in a HARQ(Hybrid Automatic Repeat Request) buffer(304). Combined data is inputted into a channel decoder(307) through a route(306). The channel decoder calculates an LLR(Log Likelihood Ratio) for an inputted bit. The channel decoder attempts channel decoding by using combined new data.
Abstract translation: 目的：提供用于通信系统的分组组合装置及其组合方法，以便通过使用不仅计算系统LLR（对数似然比）的信道解码器，而且还计算奇偶校验位的LLR来使用高质量数据。 构成：解调器（301）对从信道接收到的数据进行解调。 符号解映射器（302）解调解调数据。 组合器（303）将解映射数据与保存在HARQ（混合自动重传请求）缓冲器（304）中的接收数据相组合。 组合数据通过路由（306）输入到信道解码器（307）。 信道解码器计算输入比特的LLR（对数似然比）。 信道解码器通过使用组合的新数据来尝试信道解码。
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公开(公告)号：KR100901691B1
公开(公告)日：2009-06-08
申请号：KR1020070125100
申请日：2007-12-04
Applicant: 한국전자통신연구원
CPC classification number: H04L49/15 , H04L12/44 , H04L12/46 , H04L49/109 , H04L49/30
Abstract: A mesh-star mixing on-chip network communications system and a communications method thereof for implementing the expandability of minimum delay time and optimizing the communication characteristic of SoC design are provided to compose a hierarchical communications structure by connecting mesh-star mixing on-chip. Star switches formulate star networks. The star switches switch packets of star IP cores according to a source routing mode. A plurality of mesh switches forms mesh network(20). Mesh IP cores are one by one connected to each mesh switch. Bridges connect star networks and mesh network. The mesh-star mixing on-chip network communications system optimizes the communication characteristic of system on chip design.
Abstract translation: 提供了网状星型混合片上网络通信系统及其通信方法，用于实现最小延迟时间的可扩展性和优化SoC设计的通信特性，以通过连接网状星形混合片上组成分层通信结构。 星形交换机配置星形网络。 星型交换机根据源路由模式切换星型IP核的数据包。 多个网格交换机形成网状网络（20）。 网状IP内核逐个连接到每个网格交换机。 桥梁连接星形网络和网状网络。 网状星形混合片上网络通信系统优化了片上系统设计的通信特性。
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公开(公告)号：KR100746856B1
公开(公告)日：2007-08-07
申请号：KR1020060026535
申请日：2006-03-23
Applicant: 한국전자통신연구원
IPC: H03H17/00
Abstract: 본 발명은 FIR(Finite Impulse Response) 디지털 필터에 있어서 설계 요구의 탭 수만큼 필요로 하게 되는 승산기의 연산을 이용하지 않고, 주어진 계수의 속성으로부터 가산 및 감산에 의해 필터 연산할 수 있는 정보를 추출한 후, 추출한 정보를 이용하여 적은 가산 및 감산 회로를 통하여 필터 기능을 수행할 수 있는 FIR 디지털 필터 및 그 설계 방법에 관한 것이다.
본 발명의 무승산기 FIR 디지털 필터 설계 방법에서는, 설계 요구의 계수에 대하여 가감산에 필요한 정보를 추출하여 저장하는 4개의 테이블을 생성하며, 또한 계수의 소수 부분을 취하여 정수로 표현하였을 때의 최대값을 상한으로 하는 16 배수의 가산 구간을 설정하고 클록 주파수에 동기되어 입력되는 데이터를 16구간 단위로 가산하여 저장하는 가산 테이블을 생성한다. 그리고 4개의 테이블과 가산 테이블로부터 가산된 값의 추출 및 오차보정을 수행하여 승산에 대응되는 값을 얻고, 출력단의 가산기 체인에서 가산하여 필터링 결과를 출력함으로써, 무승산기 FIR 디지털 필터의 논리회로를 효과적으로 구현할 수 있다.
FIR 디지털 필터, 무승산기, 16배수 경계, 16구간 가산 테이블, 오차 보정
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