公开(公告)号：WO2005122286A3

公开(公告)日：2009-04-16

申请号：PCT/US2005010825

申请日：2005-03-30

Applicant: IBM ,  BOJARCZUK NESTOR A JR ,  CABRAL CYRIL JR ,  CARTIER EDUARD A ,  COPEL MATTHEW W ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  GUHA SUPRATIK ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K

Inventor： BOJARCZUK NESTOR A JR ,  CABRAL CYRIL JR ,  CARTIER EDUARD A ,  COPEL MATTHEW W ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  GUHA SUPRATIK ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K

IPC: H01L29/792 ,  H01L21/28 ,  H01L21/8238 ,  H01L29/49 ,  H01L29/51 ,  H01L31/113 ,  H01L31/119

CPC classification number: H01L29/513 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517

Abstract: A method of forming a CMOS structure, and the device produced therefrom, having improved threshold voltage and flatband voltage stability. The inventive method includes the steps of providing a semiconductor substrate having an nFET region and a pFET region; forming a dielectric stack atop the semiconductor substrate comprisisng an insulating interlayer atop a high k dielectric; removing the insulating interlayer from the nFET region without removing the insulating interlayer from the pFET region; and providing at least one gate stack in the pFET region and at least one gate stack in the nFET region. The insulating interlayer can be A1N or A1OxNY. The high k dielectric can be HfO2, hafnium silicate or hafnium silicon oxynitride. The insulating interlayer can be removed from the nFET region by a wet etch including a HC1/H2O2 peroxide solution.

Abstract translation: 一种形成CMOS结构的方法及其制造的器件，具有改进的阈值电压和平带电压稳定性。 本发明的方法包括提供具有nFET区和pFET区的半导体衬底的步骤; 在半导体衬底顶部形成介电堆叠，其中包括在高k电介质顶部的绝缘夹层; 从nFET区域去除绝缘中间层而不从pFET区域去除绝缘中间层; 以及在pFET区域中提供至少一个栅极堆叠以及在nFET区域中提供至少一个栅极叠层。 绝缘中间层可以是AlN或AlOxNY。 高k电介质可以是HfO 2，硅酸铪或铪硅氮氧化物。 可以通过包括HC1 / H2O2过氧化物溶液的湿蚀刻从nFET区域去除绝缘中间层。

公开(公告)号：WO2007087127A3

公开(公告)日：2007-11-22

申请号：PCT/US2007000161

申请日：2007-01-03

Applicant: IBM ,  CHUDZIK MICHAEL P ,  DORIS BRUCE B ,  GUHA SUPRATIK ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WANG YUN Y ,  KWONG HON WONG KEITH

Inventor： CHUDZIK MICHAEL P ,  DORIS BRUCE B ,  GUHA SUPRATIK ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WANG YUN Y ,  KWONG HON WONG KEITH

IPC: H01L21/336

CPC classification number: H01L29/517 ,  H01L21/28088 ,  H01L21/823828 ,  H01L21/823857 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Semiconductor structures, such as, for example, field effect transistors (FETs) and/or metal- oxide-semiconductor capacitor (MOSCAPs), are provided in which the workfunction of a conductive electrode stack is changed by introducing metal impurities into a metal-containing material layer which, together with a conductive electrode, is present in the electrode stack. The choice of metal impurities depends on whether the electrode is to have an n-type workfunction or a p-type workfunction. The present invention also provides a method of fabricating such semiconductor structures. The introduction of metal impurities can be achieved by codeposition of a layer containing both a metal-containing material and workfunction altering metal impurities, forming a stack in which a layer of metal impurities is present between layers of a metal-containing material, or by forming a material layer including the metal impurities above and/or below a metal-containing material and then heating the structure so that the metal impurities are introduced into the metal-containing material.

Abstract translation: 提供半导体结构，例如场效应晶体管（FET）和/或金属氧化物半导体电容器（MOSCAP），其中通过将金属杂质引入到含金属的物质中来改变导电电极堆叠的功函数 材料层与导电电极一起存在于电极堆叠中。 金属杂质的选择取决于电极是否具有n型功函数或p型功函数。 本发明还提供一种制造这种半导体结构的方法。 金属杂质的引入可以通过共沉积含有金属的材料和改变金属杂质的功函数的层来形成，形成其中金属杂质层存在于含金属材料的层之间的叠层，或通过形成 包括在含金属材料上方和/或下面的金属杂质的材料层，然后加热该结构，使得金属杂质被引入到含金属的材料中。

公开(公告)号：WO2006055226A3

公开(公告)日：2007-08-23

申请号：PCT/US2005039288

申请日：2005-11-01

Applicant: IBM ,  BOJARCZUK NESTOR A JR ,  CABRAL CYRIL JR ,  CARTIER EDUARD A ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  GUHA SUPRATIK ,  JAMISON PAUL C ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K

Inventor： BOJARCZUK NESTOR A JR ,  CABRAL CYRIL JR ,  CARTIER EDUARD A ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  GUHA SUPRATIK ,  JAMISON PAUL C ,  JAMMY RAJARAO ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K

IPC: H01L29/792 ,  H01L21/336 ,  H01L29/76 ,  H01L29/94 ,  H01L31/00

CPC classification number: H01L29/513 ,  H01L21/28194 ,  H01L21/2822 ,  H01L21/823828 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/518

Abstract: A semiconductor structure is provided that includes a V t stabilization layer between a gate dielectric and a gate electrode. The V t stabilization layer is capable of stabilizing the structure's threshold voltage and flatband voltage to a targeted value and comprises a nitrided metal oxide, or a nitrogen-free metal oxide, with the provision that when the V t stabilization layer comprises a nitrogen-free metal oxide, at least one of the semiconductor substrate or the gate dielectric includes nitrogen. The present invention also provides a method of fabricating such a structure.

Abstract translation: 提供了一种半导体结构，其包括在栅极电介质和栅电极之间的V 1稳定层。 VST稳定层能够将结构的阈值电压和平带电压稳定到目标值，并且包括氮化金属氧化物或无氮金属氧化物，其条件是当V < 稳定层包括无氮金属氧化物，半导体衬底或栅极电介质中的至少一个包括氮。 本发明还提供一种制造这种结构的方法。

公开(公告)号：WO2007050312A2

公开(公告)日：2007-05-03

申请号：PCT/US2006039940

申请日：2006-10-12

Applicant: IBM ,  CARTER EDUARD A ,  COPEL MATTHEW W ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  JAMISON PAUL C ,  JAMMY RAJARAO ,  LINDER BARRY P ,  NARAYANAN VIJAY

Inventor： CARTER EDUARD A ,  COPEL MATTHEW W ,  FRANK MARTIN M ,  GOUSEV EVGENI P ,  JAMISON PAUL C ,  JAMMY RAJARAO ,  LINDER BARRY P ,  NARAYANAN VIJAY

IPC: H01L29/94 ,  H01L21/8238

CPC classification number: H01L29/513 ,  H01L21/28194 ,  H01L21/28238 ,  H01L21/823807 ,  H01L29/105 ,  H01L29/1083 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6659 ,  H01L29/7833

Abstract: A semiconductor structure, particularly a pFET, which includes a dielectric material that has a dielectric constant of greater than that of SiO 2 and a Ge or Si content of greater than 50% and at least one other means for threshold/flatband voltage tuning by material stack engineering is provided. The other means contemplated in the present invention include, for example, utilizing an insulating interlayer atop the dielectric for charge fixing and/or by forming an engineered channel region. The present invention also relates to a method of fabricating such a CMOS structure.

Abstract translation: 一种半导体结构，特别是pFET，其包括具有大于SiO 2的介电常数和大于50％的Ge或Si含量的介电常数的介电材料和至少一种用于 提供材料堆栈工程的阈值/平带电压调谐。 本发明中考虑的其它方法包括例如在用于电荷固定的电介质的顶部和/或通过形成工程化的沟道区域之间使用绝缘夹层。 本发明还涉及一种制造这种CMOS结构的方法。

公开(公告)号：WO2006115894A2

公开(公告)日：2006-11-02

申请号：PCT/US2006014516

申请日：2006-04-18

Applicant: IBM ,  CARTIER EDUARD A ,  COPEL MATTHEW W ,  DORIS BRUCE B ,  JAMMY RAJARAO ,  KIM YOUNG-HEE ,  LINDER BARRY P ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WONG KEITH KWONG HON

Inventor： CARTIER EDUARD A ,  COPEL MATTHEW W ,  DORIS BRUCE B ,  JAMMY RAJARAO ,  KIM YOUNG-HEE ,  LINDER BARRY P ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WONG KEITH KWONG HON

IPC: H01L29/76

CPC classification number: H01L21/823842

Abstract: The present invention is directed to CMOS structures that include at least one nMOS device located on one region of a semiconductor substrate; and at least one pMOS device located on another region of the semiconductor substrate. In accordance with the present invention, the at least one nMOS device includes a gate stack comprising a gate dielectric, a low workfunction elemental metal having a workfunction of less than 4.2 eV, an in-situ metallic capping layer, and a polysilicon encapsulation layer and the at least one pMOS includes a gate stack comprising a gate dielectric, a high workfunction elemental metal having a workfunction of greater than 4.9 eV, a metallic capping layer, and a polysilicon encapsulation layer. The present invention also provides methods of fabricating such a CMOS structure.

Abstract translation: 本发明涉及包括位于半导体衬底的一个区域上的至少一个nMOS器件的CMOS结构; 以及位于半导体衬底的另一区域上的至少一个pMOS器件。 根据本发明，所述至少一个nMOS器件包括栅极堆叠，其包括栅极电介质，功函数小于4.2eV的低功函数元素金属，原位金属覆盖层和多晶硅封装层，以及 所述至少一个pMOS包括包括栅极电介质的栅极堆叠，具有大于4.9eV的功函数的高功函数元素金属，金属覆盖层和多晶硅封装层。 本发明还提供了制造这种CMOS结构的方法。

公开(公告)号：DE112017000170T5

公开(公告)日：2018-06-28

申请号：DE112017000170

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/4763 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/49 ,  H01L29/66

Abstract: Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der Einfangschicht, Entfernen von Bereichen der Abdeckschicht und der Einfangschicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom n-Typ (einem n-FET-Bereich) des Gate-Stapels freizulegen, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der ersten Gate-Metall-Schicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

公开(公告)号：DE112013003530T5

公开(公告)日：2015-04-23

申请号：DE112013003530

申请日：2013-08-08

Applicant: IBM

Inventor： BRULEY JOHN ,  NARAYANAN VIJAY ,  PREIFFER DIRK ,  PLOUCHART JEAN-OLIVER ,  SONG PEILIN

IPC: H01L23/58 ,  H01L21/66

Abstract: Die vorliegende Offenbarung bezieht sich auf eine sichere Einheit mit einer physikalisch nicht klonbaren Funktion sowie auf Verfahren zum Herstellen einer derartigen sicheren Einheit. Die Einheit beinhaltet ein Substrat und wenigstens eine High-k/Metall-Gate-Einheit, die auf dem Substrat ausgebildet ist. Die wenigstens eine High-k/Metall-Gate-Einheit repräsentiert die physikalisch nicht klonbare Funktion. In einigen Fällen kann die wenigstens eine High-k/Metall-Gate-Einheit einer Variabilitäts-Verbesserung unterworfen werden. In einigen Fällen kann die sichere Einheit einen Messkreis zum Messen einer Eigenschaft der wenigstens einen High-k/Metall-Gate-Einheit beinhalten.

公开(公告)号：DE112017000170B4

公开(公告)日：2022-11-10

申请号：DE112017000170

申请日：2017-01-06

Applicant: IBM

Inventor： BAO RUQIANG ,  KRISHNAN SIDDARTH ,  KWON UNOH ,  NARAYANAN VIJAY

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/4763 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/49 ,  H01L29/66

Abstract: Verfahren zum Herstellen eines Gate-Stapels einer Halbleiter-Einheit, wobei das Verfahren aufweist:Bilden einer ersten dielektrischen Schicht (302) über einem Kanalbereich der Einheit;Bilden einer ersten Nitrid-Schicht (802) über der ersten dielektrischen Schicht (302);Abscheiden einer Einfangschicht (902) auf der ersten Nitrid-Schicht (802), wobei die Einfangschicht (902) ein Sauerstoff-Einfangmaterial beinhaltet;Bilden einer Abdeckschicht (602) über der Einfangschicht (902);Entfernen von Bereichen der Abdeckschicht (602) und der Einfangschicht (902), um einen Bereich der ersten Nitrid-Schicht (802) in einem Feldeffekttransistor-Bereich vom n-Typ (108) des Gate-Stapels freizulegen;Bilden einer ersten Gate-Metall-Schicht (502) über der ersten Nitrid-Schicht (802) und der Abdeckschicht (602), wobei die erste Gate-Metall-Schicht (502) ein Sauerstoff-Einfangmaterial beinhaltet;Abscheiden einer zweiten Nitrid-Schicht auf der ersten Gate-Metall-Schicht;Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht; undAusbilden eines Gate-Stapels in dem Feldeffekttransistor-Bereich vom n-Typ (108) und eines anderen Gate-Stapels in einem Feldeffekttransistor-Bereich vom p-Typ (110) wobei der Gate-Stapel aus der ersten dielektrischen Schicht (302), der ersten Nitrid-Schicht (802), der ersten Gate-Metall-Schicht (502), der zweiten Nitrid-Schicht und des Gate-Elektroden-Materials ausgebildet wird und der andere Gate-Stapel aus der ersten dielektrischen Schicht (302), der ersten Nitrid-Schicht (802), der Einfangschicht (902), der Abdeckschicht (602), der ersten Gate-Metall-Schicht (502), der zweiten Nitrid-Schicht und des Gate-Elektroden-Materials ausgebildet wird, wobei der Gate-Stapel eine höhere Sauerstoffeinfangfähigkeit als der andere Gate-Stapel aufweist.

公开(公告)号：DE112018004463B4

公开(公告)日：2021-05-27

申请号：DE112018004463

申请日：2018-10-12

Applicant: IBM ,  ULVAC INC

Inventor： ROZEN JOHN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  BAO RUQIANG ,  OGAWA YOHEI ,  HATANAKA MASANOBU

IPC: H01L29/49 ,  H01L21/8238 ,  H01L29/78

Abstract: Gate-Struktur für Anpassungen der effektiven Austrittsarbeit einer Halbleitereinheit, aufweisend:ein Gate-Dielektrikum auf einer Kanalzone der Halbleitereinheit; undeine eine Austrittsarbeit einstellende Elektrode, aufweisend ein erstes Metallnitrid in direktem Kontakt mit dem Gate-Dielektrikum, eine formangepasste Materialschicht eines Carbids von Aluminium und ein zweites Metallnitrid in direktem Kontakt mit der formangepassten Materialschicht des Carbids von Aluminium, wobei die formangepasste Materialschicht des Carbids von Aluminium Al4C3in Kombination mit einem Titan und Aluminium enthaltenden Nitrid oder mit einer Kombination aus sowohl einem dem Titan und Aluminium enthaltenden Carbid als auch dem Titan und Aluminium enthaltenden Nitrid aufweist.

公开(公告)号：GB2519461A

公开(公告)日：2015-04-22

申请号：GB201501966

申请日：2013-08-08

Applicant: IBM

Inventor： BRULEY JOHN ,  NARAYANAN VIJAY ,  PFEIFER DIRK ,  PLOUCHART JEAN-OLIVER ,  SONG PEILIN

IPC: H01L23/58 ,  H01L21/66 ,  H04L9/08

Abstract: The present disclosure relates to a secure device having a physical unclonable function and methods of manufacturing such a secure device. The device includes a substrate and at least one high-k/metal gate device formed on the substrate. The at least one high-k/metal gate device represents the physical unclonable function. In some cases, the at least one high-k/metal gate device may be subjected a variability enhancement. In some cases, the secure device may include a measurement circuit for measuring a property of the at least one high-k/metal gate device.