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    IMPROVED MEMORY ARCHITECTURE
    21.
    发明申请
    IMPROVED MEMORY ARCHITECTURE 审中-公开
    改进的内存架构

    公开(公告)号：WO2004027779A2

    公开(公告)日：2004-04-01

    申请号：PCT/EP0309399

    申请日：2003-08-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： JACOB MICHAEL ,  REHM NORBERT ,  ROEHR THOMAS ,  WOHLFAHRT JOERG

    IPC: G11C11/22

    CPC classification number: G11C11/22

    Abstract: An IC with memory cells arranged in groups is described. The memory cells, for example, are ferroelectric memory cells. The IC includes a variable voltage generator (VVG) for generating an output voltage having a different voltage level depending on a location of an addressed memory cell within the memory group is provided. By providing different voltage levels for reads and/or writes, signal loss caused by capacitances which is dependent on the location of the memory cell within the group can be avoided. This improves read and/or write operations in series memory architectures.

    Abstract translation: 描述了具有按组排列的存储器单元的IC。 存储单元例如是铁电存储单元。 IC包括可变电压发生器（VVG），用于根据存储器组内被寻址的存储单元的位置产生具有不同电压电平的输出电压。 通过为读取和/或写入提供不同的电压电平，可以避免由取决于组内存储器单元的位置的电容引起的信号损失。 这改进了串行存储器体系结构中的读取和/或写入操作。

    2T2C SIGNAL MARGIN TEST MODE USING A DEFINED CHARGE AND DISCHARGE OF BL AND /BL
    23.
    发明申请
    2T2C SIGNAL MARGIN TEST MODE USING A DEFINED CHARGE AND DISCHARGE OF BL AND /BL 审中-公开
    2T2C信号测试模式使用定义的充电和放电BL和/ BL

    公开(公告)号：WO2004047117A8

    公开(公告)日：2004-08-19

    申请号：PCT/SG0300264

    申请日：2003-11-11

    Applicant: INFINEON TECHNOLOGIES AG ,  JOACHIM HANS-OLIVER ,  ROEHR THOMAS ,  WOHLFAHRT JOERG

    Inventor： JOACHIM HANS-OLIVER ,  ROEHR THOMAS ,  WOHLFAHRT JOERG

    IPC: G11C29/50 ,  G11C29/00 ,  G11C11/22

    CPC classification number: G11C29/50 ,  G11C11/22

    Abstract: The present invention provides a test mode section for facilitating a worst case product test sequence for signal margin to ensure full product functionality over the entire component lifetime taking all aging effects into account. A semiconductor memory test mode configuration includes a first capacitor for storing digital data. The first capacitor connects a cell plate line to a first bit line through a first select transistor. The first select transistor is activated through a connection to a word line. A second capacitor for storing digital data connects the cell plate line to a second bit line through a second select transistor. The second select transistor is also activated through a connection to the word line. A sense amplifier is connected to the first and second bit lines for measuring a differential read signal on the first and second bit lines. A constant current mover, for example a constant current sink or source, is connected to the first bit line through a third transistor for changing the amount of charge on the first bit line when the third transistor is turned on to reduce the differential read signal.

    Abstract translation: 本发明提供了一种测试模式部分，用于促进用于信号余量的最坏情况产品测试序列，以确保整个组件寿命期间的全部产品功能，从而考虑所有老化效应。 半导体存储器测试模式配置包括用于存储数字数据的第一电容器。 第一电容器通过第一选择晶体管将单元板线连接到第一位线。 第一个选择晶体管通过与字线的连接来激活。 用于存储数字数据的第二电容器通过第二选择晶体管将单元板线连接到第二位线。 第二选择晶体管也通过与字线的连接来激活。 感测放大器连接到第一和第二位线，用于测量第一和第二位线上的差分读取信号。 恒定电流移动器，例如恒定电流吸收器或源极，通过第三晶体管连接到第一位线，用于当第三晶体管导通时改变第一位线上的电荷量，以减小差分读取信号。

    SCHREIBSCHALTKREIS, NICHTFLÜCHTIGER DATENSPEICHER, VERFAHREN ZUM SCHREIBEN IN EINE MEHRZAHL VON SPEICHERZELLEN UND VERFAHREN ZUM BETREIBEN EINES NICHTFLÜCHTIGEN DATENSPEICHERS
    26.
    发明专利
    SCHREIBSCHALTKREIS, NICHTFLÜCHTIGER DATENSPEICHER, VERFAHREN ZUM SCHREIBEN IN EINE MEHRZAHL VON SPEICHERZELLEN UND VERFAHREN ZUM BETREIBEN EINES NICHTFLÜCHTIGEN DATENSPEICHERS 未知

    公开(公告)号：DE102020105500A1

    公开(公告)日：2021-09-02

    申请号：DE102020105500

    申请日：2020-03-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROEHR THOMAS ,  PISSORS VOLKER

    IPC: G11C16/10

    Abstract: In verschiedenen Ausführungsbeispielen wird ein Schreibschaltkreis zum Schreiben in eine Mehrzahl von Speicherzellen eines nichtflüchtigen Datenspeichers bereitgestellt. Der Schreibschaltkreis kann einen Pufferspeicher, der eingerichtet ist, einen Datenwert zwischenzuspeichern vor einem Speichern in der Mehrzahl nichtflüchtiger Speicherzellen des nichtflüchtigen Datenspeichers, eine erste Schreibleitung, mittels welcher der Pufferspeicher mit einer ersten Speicherzelle der Mehrzahl von Speicherzellen verbindbar ist, eine zweite Schreibleitung, welche von der ersten Schreibleitung verschieden ist und mittels welcher der Pufferspeicher mit einer zweiten Speicherzelle der Mehrzahl von Speicherzellen verbindbar ist, wobei der Pufferspeicher mittels der ersten Schreibleitung mit der ersten Speicherzelle und gleichzeitig mittels der zweiten Schreibleitung mit der zweiten Speicherzelle verbunden oder verbindbar ist zum gleichzeitigen Schreiben des im Pufferspeicher gespeicherten Datenwerts in die erste Speicherzelle und eines vom Datenwert definiert abhängigen zweiten Datenwerts in die zweite Speicherzelle.

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