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    métodos, aparelho, instruções e lógica para fornecer funcionalidade de contagem de população de vetores
    21.
    发明专利
    métodos, aparelho, instruções e lógica para fornecer funcionalidade de contagem de população de vetores 未知

    公开(公告)号：BR112015032782A2

    公开(公告)日：2017-07-25

    申请号：BR112015032782

    申请日：2014-08-06

    Applicant: INTEL CORP

    Inventor： ELMOUSTAPHA OULD-AHMED-VALL

    IPC: G06F9/30 ,  G06F15/80

    Abstract: “métodos, aparelho, instruções e lógica para fornecer funcionalidade de contagem de população de vetores” a presente invenção refere-se a instruções e lógica que fornecem funcionalidade de população de vetores simd. algumas modalidades armazenam em cada campo de dados de uma porção de n campos de dados de um registrador de vetor ou vetor de memória, uma pluralidade de bits de dados. em um processador, uma instrução simd para uma contagem de população de vetores é executada, de modo que para aquela porção dos n campos de dados no registrador de vetor ou vetor de memória, as ocorrências de valores binários iguais a cada um dentre um primeiro um ou mais valores binários predeterminados, sejam contadas e as ocorrências contadas sejam armazenadas, em uma porção de um registrador de destino correspondente à porção dos n campos de dados no registrador de vetor ou vetor de memória, como uma primeira uma ou mais contagens correspondentes ao primeiro um ou mais valores binários predeterminados.

    Sistemas, aparatos y métodos para generar un índice por orden de clasificación y reordenar elementos basándose en el orden de clasificación
    22.
    发明专利
    Sistemas, aparatos y métodos para generar un índice por orden de clasificación y reordenar elementos basándose en el orden de clasificación 未知

    公开(公告)号：ES2905697T3

    公开(公告)日：2022-04-11

    申请号：ES19183504

    申请日：2019-06-28

    Applicant: INTEL CORP

    Inventor： BAUM DAN ,  ZOHAR RONEN ,  MISHRA ASIT ,  SURTI PRASOONKUMAR ,  ELMOUSTAPHA OULD-AHMED-VALL ,  HUGHES CHRISTOPHER ,  HEINECKE ALEXANDER

    IPC: G06F9/30

    Abstract: Un procesador (1390) que comprende: una circuitería de descodificación (1303) para descodificar una instrucción, incluyendo la instrucción un primer campo para identificar una ubicación de un vector de origen, un segundo campo para identificar una ubicación de un vector de destino y un código de operación para indicar a una circuitería de ejecución (1311) que ejecute la instrucción descodificada para clasificar valores del vector de origen y almacenar un resultado de la clasificación en el vector de destino generando, por cada elemento del vector de origen, un valor de índice usando una o más comparaciones del propio elemento y con otros elementos de datos del vector de origen, y permutando los valores de los elementos del vector de origen basándose en los valores de índice para los elementos; y una circuitería de ejecución (1311) para ejecutar la instrucción descodificada como es indicado por el código de operación, en donde la circuitería de ejecución (1311) comprende una circuitería de operaciones matriciales (2301) para generar el índice y una circuitería de procesamiento de vectores (2303) para permutar y almacenar los valores de los elementos basándose en los valores de índice.

    Instruction and logic to provide vector scatter-op and gather-op functionality
    24.
    发明专利
    Instruction and logic to provide vector scatter-op and gather-op functionality 未知

    公开(公告)号：GB2578972A

    公开(公告)日：2020-06-03

    申请号：GB201916688

    申请日：2011-09-26

    Applicant: INTEL CORP

    Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  KSHITIJ A DOSHI ,  CHARLES R YOUNT ,  SULEYMAN SAIR

    IPC: G06F9/30

    Abstract: Decoding an SIMD instruction comprising a first operation and a scatter operation. The SIMD instruction is to indicate a first source register with a first plurality of data elements, indicate a second source register comprising a second plurality of data element different from the first, and indicate a third source register which has a plurality of indices, each corresponding to the first plurality of elements. Also included is or more execution units to perform the first operation on the first and second data elements to form corresponding result data elements, and then perform a scatter operation to store each result data element in memory. The first operation may be binary, addition, multiplication or ternary. The first source register may comprise 512 bits and wherein the data elements of the first source register are one of 32 bit data elements and 64 bit data elements.

    método e aparelho para realizar uma coleta de bit de vetor
    25.
    发明专利
    método e aparelho para realizar uma coleta de bit de vetor 未知

    公开(公告)号：BR112017011115A2

    公开(公告)日：2017-12-26

    申请号：BR112017011115

    申请日：2015-11-25

    Applicant: INTEL CORP

    Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  GUILLEM SOLE ,  JESUS CORBAL ,  MARK J CHARNEY ,  ROBERT VALENTINE ,  ROGER ESPASA

    IPC: G06F9/30

    Abstract: ?método e aparelho para realizar uma coleta de bit de vetor? trata-se de um aparelho e método para realizar uma coleta de bit de vetor. por exemplo, uma modalidade de um processador compreende: um primeiro registro de vetor para armazenar um ou mais elementos de dados de origem; um segundo registro de vetor para armazenar um ou mais elementos de controle, em que cada um dentre os elementos de controle compreende uma pluralidade de campos de bit, em que cada campo de bit deve ser associado a uma posição de bit correspondente em um registro de vetor de destino e para identificar um bit a partir de um ou mais elementos de dados de origem a serem copiados para cada uma dentre as posições de bit particulares; e lógica de coleta de bit de vetor para ler cada campo de bit do segundo registro de vetor para identificar um bit a partir de um ou mais elementos de dados de origem e para copiar de modo responsivo o bit de cada um dentre os um ou mais elementos de dados de origem para cada uma dentre as posições de bit correspondentes no registro de vetor de destino.

    Apparatus and method of efficient vector roll operation
    27.
    发明专利
    Apparatus and method of efficient vector roll operation 未知

    公开(公告)号：GB2512174B

    公开(公告)日：2016-09-14

    申请号：GB201323112

    申请日：2013-12-30

    Applicant: INTEL CORP

    Inventor： TAL ULIEL ,  ELMOUSTAPHA OULD-AHMED-VALL ,  BORIS BOLSHEM

    IPC: G06F9/30

    Abstract: A machine readable storage medium containing program code is described that when processed by a processor causes a method to be performed. The method includes creating a resultant rolled version of an input vector by forming a first intermediate vector, forming a second intermediate vector and forming a resultant rolled version of an input vector. The first intermediate vector is formed by barrel rolling elements of the input vector along a first of two lanes defined by an upper half and a lower half of the input vector. The second intermediate vector is formed by barrel rolling elements of the input vector along a second of the two lanes. The resultant rolled version of the input vector is formed by incorporating upper portions of one of the intermediate vector's upper and lower halves as upper portions of the resultant's upper and lower halves and incorporating lower portions of the other intermediate vector's upper and lower halves as lower portions of the resultant's upper and lower halves.

    processador de hardware e método
    29.
    发明专利
    processador de hardware e método 未知

    公开(公告)号：BR102020019550A2

    公开(公告)日：2021-06-15

    申请号：BR102020019550

    申请日：2020-09-25

    Applicant: INTEL CORP

    Inventor： ELMOUSTAPHA OULD-AHMED-VALL ,  MOHAMED ELMALAKI

    IPC: G06F7/44 ,  G06F7/487 ,  G06F7/496 ,  G06F7/52

    Abstract: processador de hardware e método. a presente invenção refere-se a sistemas, métodos e aparelhos relacionados a instruções para multiplicar valores iguais a zero. em uma modalidade, um processador de hardware inclui um decodificador para decodificar uma única instrução em uma única instrução decodificada, sendo que a única instrução tem um primeiro campo que identifica um primeiro número, um segundo campo que identifica um segundo número e um terceiro campo que indica um formato de número para o primeiro número e o segundo número; e um circuito de execução para executar a única instrução decodificada de modo a: causar uma primeira comparação do primeiro número a um valor igual a zero no formato de número do primeiro número, causar uma segunda comparação do segundo número a um valor igual a zero no formato de número do segundo número, fornecer, como uma resultante de uma única instrução, um valor igual a zero quando a segunda comparação indica que o segundo número é igual ao valor igual a zero no formato de número do segundo número, fornecer, como a resultante da única instrução, o valor igual a zero quando a primeira comparação indica que o primeiro número é igual ao valor igual a zero no formato de número do primeiro número e fornecer, como a resultante da única instrução, um produto de uma multiplicação entre o primeiro número e o segundo número.

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