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    VERFAHREN, SYSTEME, HERSTELLUNGSGEGENSTÄNDE UND EINRICHTUNGEN ZUM VERBESSERN VON CODECHARAKTERISTIKEN
    1.
    发明专利
    VERFAHREN, SYSTEME, HERSTELLUNGSGEGENSTÄNDE UND EINRICHTUNGEN ZUM VERBESSERN VON CODECHARAKTERISTIKEN 未知

    公开(公告)号：DE102020110805A1

    公开(公告)日：2020-12-31

    申请号：DE102020110805

    申请日：2020-04-21

    Applicant: INTEL CORP

    Inventor： CHEN LI ,  GOTTSCHLICH JUSTIN ,  HEINECKE ALEXANDER ,  ZHANG ZHENG ,  ZHOU SHENGTIAN

    IPC: G06F8/30

    Abstract: Verfahren, Einrichtungen, Systeme und Herstellungsgegenstände werden offenbart, um Codecharakteristiken zu verbessern. Eine Beispieleinrichtung umfasst einen Gewichtsmanager (204), um einen ersten Gewichtswert auf eine erste Zielfunktion anzuwenden, einen Zustandsidentifizierer (216), um einen ersten Zustand zu identifizieren, der dem Kandidatencode entspricht, und einen Aktionsidentifizierer (218), um Kandidatenaktionen zu identifizieren, die dem identifizierten ersten Zustand entsprechen. Die Beispieleinrichtung umfasst auch einen Belohnungsrechner (212), um Belohnungswerte zu bestimmen, die jeweiligen (a) des identifizierten ersten Zustandes, (b) einer der Kandidatenaktionen und (c) des ersten Gewichtswerts entsprechen, und eine Qualitätsfunktionsdefinitionseinrichtung (226), um einen relativen höchsten Zustands- und Aktionspaarbelohnungswert auf der Basis von jeweiligen der Belohnungswerte zu bestimmen.

    SYSTEME UND VERFAHREN ZUM BERECHNEN VON SKALAPRODUKTEN VON HALBBYTES IN OPERANDEN AUS ZWEI KACHELN
    2.
    发明专利
    SYSTEME UND VERFAHREN ZUM BERECHNEN VON SKALAPRODUKTEN VON HALBBYTES IN OPERANDEN AUS ZWEI KACHELN 未知

    公开(公告)号：DE102018125971A1

    公开(公告)日：2019-07-04

    申请号：DE102018125971

    申请日：2018-10-19

    Applicant: INTEL CORP

    Inventor： SADE RAANAN ,  RUBANOVICH SIMON ,  GRADSTEIN AMIT ,  SPERBER ZEEV ,  HEINECKE ALEXANDER ,  VALENTINE ROBERT ,  CHARNEY MARK ,  TOLL BRET ,  CORBAL JESUS ,  OULD-AHMED-VALL ELMOUSTAPHA

    IPC: G06F9/30

    Abstract: Offenbarte Ausführungsformen betreffen ein Berechnen von Skalarprodukten von Halbbytes in Kacheloperanden. In einem Beispiel enthält ein Prozessor Decodierverschaltung, um eine Kachel-Skalarproduktanweisung mit Feldern für einen Opcode, eine Zielkennung, um eine M-mal-N-Zielmatrix zu identifizieren, eine erste Quellenkennung, um eine erste M-mal-K-Quellenmatrix zu identifizieren, und eine zweite Quellenkennung, um eine zweite K-mal-N-Quellenmatrix zu identifizieren, wobei jede der Matrizen Doppelwortelemente beinhalten, und Ausführungsverschaltung, um die decodierte Anweisung auszuführen, um einen Ablauf für jedes Element (M,N) der identifizierten Zielmatrix K Mal durchzuführen, um acht Produkte durch Multiplizieren jedes Halbbytes eines Doppelwortelements (M,K) der identifizierten ersten Quellenmatrix mit einem entsprechenden Halbbyte eines Doppelwortelements (K,N) der identifizierten zweiten Quellenmatrix zu generieren und um die acht Produkte mit vorangehenden Inhalten des Doppelwortelements (M,N) zu akkumulieren und zu sättigen.

    Sistemas, aparatos y métodos para generar un índice por orden de clasificación y reordenar elementos basándose en el orden de clasificación
    6.
    发明专利
    Sistemas, aparatos y métodos para generar un índice por orden de clasificación y reordenar elementos basándose en el orden de clasificación 未知

    公开(公告)号：ES2905697T3

    公开(公告)日：2022-04-11

    申请号：ES19183504

    申请日：2019-06-28

    Applicant: INTEL CORP

    Inventor： BAUM DAN ,  ZOHAR RONEN ,  MISHRA ASIT ,  SURTI PRASOONKUMAR ,  ELMOUSTAPHA OULD-AHMED-VALL ,  HUGHES CHRISTOPHER ,  HEINECKE ALEXANDER

    IPC: G06F9/30

    Abstract: Un procesador (1390) que comprende: una circuitería de descodificación (1303) para descodificar una instrucción, incluyendo la instrucción un primer campo para identificar una ubicación de un vector de origen, un segundo campo para identificar una ubicación de un vector de destino y un código de operación para indicar a una circuitería de ejecución (1311) que ejecute la instrucción descodificada para clasificar valores del vector de origen y almacenar un resultado de la clasificación en el vector de destino generando, por cada elemento del vector de origen, un valor de índice usando una o más comparaciones del propio elemento y con otros elementos de datos del vector de origen, y permutando los valores de los elementos del vector de origen basándose en los valores de índice para los elementos; y una circuitería de ejecución (1311) para ejecutar la instrucción descodificada como es indicado por el código de operación, en donde la circuitería de ejecución (1311) comprende una circuitería de operaciones matriciales (2301) para generar el índice y una circuitería de procesamiento de vectores (2303) para permutar y almacenar los valores de los elementos basándose en los valores de índice.

    VORRICHTUNG UND VERFAHREN ZUR VEKTOR-MULTIPLIKATIONSAKKUMULATION VON GEPACKTEN BYTES
    9.
    发明专利
    VORRICHTUNG UND VERFAHREN ZUR VEKTOR-MULTIPLIKATIONSAKKUMULATION VON GEPACKTEN BYTES 未知

    公开(公告)号：DE102018133018A1

    公开(公告)日：2019-07-25

    申请号：DE102018133018

    申请日：2018-12-20

    Applicant: INTEL CORP

    Inventor： HEINECKE ALEXANDER ,  DAS DIPANKAR ,  VALENTINE ROBERT ,  CHARNEY MARK

    IPC: G06F9/38

    Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen von Multiplikationsakkumulationsoperationen. Beispielsweise umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren von Befehlen; ein erstes Quellregister zum Speichern einer ersten Mehrzahl von gepackten Bytes; ein zweites Quellregister zum Speichern einer zweiten Mehrzahl von gepackten Bytes; ein drittes Quellregister zum Speichern einer Mehrzahl von gepackten Doppelwörtern; Ausführungsschaltungen zum Ausführen eines ersten Befehls, die Ausführungsschaltungen umfassend: Erweiterungsschaltungen zum Durchführen einer Vorzeichenerweiterung oder Nullerweiterung der ersten und der zweiten Mehrzahl von gepackten Bytes, um eine erste und eine zweite Mehrzahl von Wörtern zu generieren, die der ersten und der zweiten Mehrzahl von gepackten Bytes entsprechen; Multiplizierschaltungen zum Multiplizieren von jedem der ersten Mehrzahl von Wörtern mit einem entsprechenden der zweiten Mehrzahl von Wörtern, um eine Mehrzahl von temporären Produkten zu generieren; Addierschaltungen zum Addieren von wenigstens einem ersten Satz der temporären Produkte, um eine erste temporäre Summe zu generieren; Akkumulationsschaltungen zum Kombinieren der ersten temporären Summe mit einem ersten gepackten Doppelwortwert von einem ersten Doppelwortort im dritten Quellregister, um ein erstes akkumuliertes Doppelwortergebnis zu generieren; ein Zielregister zum Speichern des ersten akkumulierten Doppelwortergebnisses am ersten Doppelwortort.

    Einrichtung und Verfahren zum Vektormultiplizieren und Akkumulieren von gepackten Wörtern
    10.
    发明专利
    Einrichtung und Verfahren zum Vektormultiplizieren und Akkumulieren von gepackten Wörtern 未知

    公开(公告)号：DE102018131842A1

    公开(公告)日：2019-07-25

    申请号：DE102018131842

    申请日：2018-12-12

    Applicant: INTEL CORP

    Inventor： HEINECKE ALEXANDER ,  DAS DIPANKAR ,  VALENTINE ROBERT ,  CHARNEY MARK

    IPC: G06F9/30

    Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Multiply-Accumulate-Operationen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren von Befehlen; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten Wörtern; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten Wörtern; ein drittes Quellregister zum Speichern einer Vielzahl von gepackten Quadwörtern; eine Ausführungsschaltung zum Ausführen eines ersten Befehls, die Ausführungsschaltung umfassend: eine Erweiterungsschaltung zum Vorzeichenerweitern oder Nullerweitern der ersten und zweiten Vielzahl von gepackten Wörtern, um eine erste und zweite Vielzahl von Doppelwörtern entsprechend der ersten und zweiten Vielzahl von gepackten Wörtern zu erzeugen; eine Multipliziererschaltung zum Multiplizieren von jedem der ersten Vielzahl von Doppelwörtern mit einem entsprechenden der zweiten Vielzahl von Doppelwörtern, um eine Vielzahl von temporären Produkten zu erzeugen; eine Addiererschaltung zum Addieren von zumindest einem ersten Satz der temporären Produkte, um eine erste temporäre Summe zu erzeugen; eine Akkumulationsschaltung zum Kombinieren der ersten temporären Summe mit einem ersten gepackten Quadwort-Wert von einem ersten Quadwort-Ort in dem dritten Quellregister, um ein erstes akkumuliertes Quadwort-Ergebnis zu erzeugen; ein Zielregister zum Speichern des ersten akkumulierten Quadwort-Ergebnisses in dem ersten Quadwort-Ort.

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