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21.发明专利
公开(公告)号：FR3063385A1
公开(公告)日：2018-08-31
申请号：FR1751595
申请日：2017-02-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Circuit intégré, comprenant un substrat semiconducteur (SB) ayant une face arrière (FR) et une face avant (FV) et incluant un ensemble d'au moins un caisson semiconducteur (CS1, CS2) électriquement isolé du reste (3) du substrat, et un dispositif (DIS) de détection d'un amincissement du substrat par sa face arrière, ledit dispositif (DIS) comportant un groupe d'au moins une première tranchée (TR11) s'étendant dans ledit au moins un caisson entre deux endroits de sa périphérie et depuis ladite face avant jusqu'à un emplacement situé à distance du fond dudit au moins un caisson, ladite au moins une première tranchée (TR11) étant électriquement isolée du caisson, et des moyens de détection (4) configurés pour mesurer une grandeur physique représentative de la résistance électrique du caisson entre deux zones de contact (ZC1, ZC2) respectivement situées de part et d'autre dudit groupe d'au moins une première tranchée.
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公开(公告)号：FR3072211B1
公开(公告)日：2021-12-10
申请号：FR1759519
申请日：2017-10-11
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , MARZAKI ABDERREZAK
IPC: H01L23/58 , G06K19/073
Abstract: Circuit intégré, comprenant un substrat semi-conducteur (S) ayant une face arrière (Fr) et comportant au moins un premier caisson semi-conducteur (C1) comportant des composants et au moins un deuxième caisson semi-conducteur (C2) isolé du premier caisson semi-conducteur et du reste du substrat, le deuxième caisson semi-conducteur (C2) comportant un dispositif (DIS) de détection configurable et adapté pour, dans une première configuration, détecter un amincissement du substrat par sa face arrière (Fr), et dans une deuxième configuration, détecter une injection de faute dans le circuit intégré.
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23.发明专利
公开(公告)号：FR3078792B1
公开(公告)日：2020-03-27
申请号：FR1851957
申请日：2018-03-07
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , LISART MATHIEU
IPC: G06F21/00 , G06F12/14 , H01L21/70 , H01L23/552
Abstract: Le circuit intégré (IC) comprenant un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd) et comportant au moins un premier transistor (PTb, NTb) comprenant une première région de grille (GTb) et une première région de diélectrique de grille (DE1), et un deuxième domaine (HVP) comportant au moins un deuxième transistor (FGT) comprenant une deuxième région de grille (CG) destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) et une deuxième région de diélectrique de grille (DE2). Les première et deuxième régions de diélectrique de grille (DE1, DE2) sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur inférieure ou égale à la première tension d'alimentation (LVdd).
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24.发明专利
公开(公告)号：FR3085540A1
公开(公告)日：2020-03-06
申请号：FR1857842
申请日：2018-08-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , FORNARA PASCAL
Abstract: Le dispositif de mesure temporelle à constante de temps ultra longue (10), comprend une pluralité d'éléments capacitifs élémentaires (C31-C3n) en série, chaque élément capacitif élémentaire comprenant chacun un empilement d'une première région conductrice (P1), d'une couche diélectrique (DI) d'épaisseur adaptée pour laisser circuler des charges par effet tunnel direct, et d'une deuxième région conductrice (P2). La première région conductrice (P1) est logée dans une tranchée (TR) s'étendant depuis une face avant (FA) d'un substrat semiconducteur (1), en profondeur dans le substrat, tandis que la couche diélectrique (DI) repose sur la face avant (FA) du substrat et la deuxième région conductrice (P2) repose sur la couche diélectrique (DI).
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25.发明专利
公开(公告)号：FR3080949A1
公开(公告)日：2019-11-08
申请号：FR1853887
申请日：2018-05-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： HUBERT QUENTIN , MARZAKI ABDERREZAK , DELALLEAU JULIEN
IPC: H01L27/11563 , H01L21/8229
Abstract: Le dispositif de mémoire non volatile, comprend un plan mémoire (PM) comportant des rangées (RG) et des colonnes (COL) de cellules mémoires, les colonnes (COL) de cellules mémoires comportant des paires de cellules mémoires jumelles (CEL1, CEL2), les deux transistors de sélection (ST1, ST2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de sélection enterrée commune (SG), les deux transistors d'état (T1, T2) d'une paire de cellules mémoires jumelles (CEL1, CEL2) ayant une grille de commande enterrée commune (CG) surmontant la grille de sélection commune (SG), le dispositif comprenant en outre, pour chaque paire de cellules mémoires jumelles (CEL1, CEL2) deux régions diélectriques (QDi) situées entre la grille de commande commune (CG) et le caisson (IPW) formant de part et d'autre de la grille de commande (CG) deux interfaces diélectriques de piégeage de charges (QTI1, QTI2) respectivement dédiées aux deux cellules mémoires jumelles (CEL1, CEL2).
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Patent Agency Ranking26.发明专利
公开(公告)号：FR3078792A1
公开(公告)日：2019-09-13
申请号：FR1851957
申请日：2018-03-07
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , LISART MATHIEU
IPC: G06F21/00 , G06F12/14 , H01L21/70 , H01L23/552
Abstract: Le circuit intégré (IC) comprenant un premier domaine (LVP) destiné à être alimenté par une première tension d'alimentation (LVdd) et comportant au moins un premier transistor (PTb, NTb) comprenant une première région de grille (GTb) et une première région de diélectrique de grille (DE1), et un deuxième domaine (HVP) comportant au moins un deuxième transistor (FGT) comprenant une deuxième région de grille (CG) destinée à être polarisée à une deuxième tension (HVdd) supérieure à la première tension d'alimentation (LVdd) et une deuxième région de diélectrique de grille (DE2). Les première et deuxième régions de diélectrique de grille (DE1, DE2) sont de même constitution et sont configurées de façon à ce que ledit au moins un premier transistor (PTb, NTb) soit bloqué pour toute polarisation de ladite première région de grille (GTb) à une valeur inférieure ou égale à la première tension d'alimentation (LVdd).
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27.发明专利
公开(公告)号：FR3076660A1
公开(公告)日：2019-07-12
申请号：FR1850157
申请日：2018-01-09
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK , REGNIER ARNAUD , NIEL STEPHAN
IPC: H01L27/07 , H01L21/822 , H01L23/66
Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).
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28.发明专利
公开(公告)号：FR3063385B1
公开(公告)日：2019-04-26
申请号：FR1751595
申请日：2017-02-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Circuit intégré, comprenant un substrat semiconducteur (SB) ayant une face arrière (FR) et une face avant (FV) et incluant un ensemble d'au moins un caisson semiconducteur (CS1, CS2) électriquement isolé du reste (3) du substrat, et un dispositif (DIS) de détection d'un amincissement du substrat par sa face arrière, ledit dispositif (DIS) comportant un groupe d'au moins une première tranchée (TR11) s'étendant dans ledit au moins un caisson entre deux endroits de sa périphérie et depuis ladite face avant jusqu'à un emplacement situé à distance du fond dudit au moins un caisson, ladite au moins une première tranchée (TR11) étant électriquement isolée du caisson, et des moyens de détection (4) configurés pour mesurer une grandeur physique représentative de la résistance électrique du caisson entre deux zones de contact (ZC1, ZC2) respectivement situées de part et d'autre dudit groupe d'au moins une première tranchée.
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公开(公告)号：FR3063415A1
公开(公告)日：2018-08-31
申请号：FR1751596
申请日：2017-02-28
Inventor： FROMENT BENOIT , NIEL STEPHAN , REGNIER ARNAUD , MARZAKI ABDERREZAK
Abstract: Circuit intégré comportant un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson. Le circuit intégré comporte au moins deux zones d'isolation additionnelles (TISO1, TISO2) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW). Au moins une région résistive pincée (RP) est délimitée par lesdites au moins deux zones d'isolation additionnelles (TISO1, TISO2), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO). Au moins deux zones de contact (P1, P2) sont situées au niveau de la face avant du caisson (PW) et sont électriquement couplées à ladite région résistive pincée (RP).
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公开(公告)号：FR3108206B1
公开(公告)日：2022-04-01
申请号：FR2002552
申请日：2020-03-16
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： MARZAKI ABDERREZAK
Abstract: Le circuit intégré comprend un premier caisson semiconducteur (NW) contenu dans un substrat semiconducteur (PSUB), le premier caisson (NW) contenant un deuxième caisson semiconducteur (PW). Un élément capacitif (CAP) comprend une première électrode (EC1) et une deuxième électrode (EC2), la première électrode (EC1) comportant au moins une structure conductrice verticale (P0) remplissant une tranchée (TR) s’étendant verticalement dans le premier caisson (NW), la structure conductrice verticale (P0) étant électriquement isolée du premier caisson (NW) par une enveloppe diélectrique (D0) recouvrant le fond et les flancs de ladite tranchée (TR), la structure conductrice verticale (P0) pénétrant dans le deuxième caisson (PW) à au moins une extrémité longitudinale de la tranchée (TR), la deuxième électrode (EC2) comportant ledit premier caisson (NW) et ledit deuxième caisson (PW). Figure de l’abrégé : figure 2
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