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公开(公告)号：FR2987700B1
公开(公告)日：2014-03-14
申请号：FR1253330
申请日：2012-04-11
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.
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公开(公告)号：FR2986356B1
公开(公告)日：2014-02-28
申请号：FR1250787
申请日：2012-01-27
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LISART MATHIEU , SOUDE THIERRY , SARAFIANOS ALEXANDRE , LA ROSA FRANCESCO
IPC: H01L23/58 , G06K19/073
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公开(公告)号：FR2973572A1
公开(公告)日：2012-10-05
申请号：FR1152886
申请日：2011-04-04
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
IPC: H01L29/788 , G11C16/02
Abstract: L'invention concerne un transistor MOS (T5) à injection d'électrons chauds, comprenant des régions de source (2) et de drain (3) implantées dans un substrat (1) semi-conducteur, une grille de contrôle (CG3), et une grille flottante (NCFG3) comprenant des nanoparticules électriquement conductrices (12). La grille de contrôle (CG3) comprend une première partie (p1) agencée à une première distance (D4) du substrat, une deuxième partie (p2) agencée du côté de la région de drain (3) à une deuxième distance (D5) du substrat inférieure à la première distance (D4), et une partie intermédiaire (p3) reliant la première et la deuxième partie.
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公开(公告)号：FR2957161A1
公开(公告)日：2011-09-09
申请号：FR1000848
申请日：2010-03-02
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un procédé de génération d'une tension de consigne dans un circuit intégré, comprenant des étapes de génération d'une tension de référence (Vref) sensiblement constante, et de génération à partir de la tension de référence, d'une tension de consigne (Vc) comportant une composante égale à la plus grande de tensions de seuil de tous les transistors CMOS d'un circuit (LGC) du circuit intégré (IC1) et une composante qui peut être nulle. L'invention s'applique notamment à la fourniture d'une tension d'alimentation d'un circuit à base de transistors CMOS.
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公开(公告)号：FR2951575A1
公开(公告)日：2011-04-22
申请号：FR0905037
申请日：2009-10-20
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un amplificateur de lecture (SA4) comprenant un transistor cascode (TC) et des moyens pour polariser le transistor cascode, en fournissant une tension de contrôle (Vc) à une borne de grille du transistor cascode. Les moyens de polarisation du transistor cascode comprennent des moyens (SW1) pour isoler la borne de grille du transistor cascode de la sortie du générateur de tension (VG) lors d'une première période de la phase de précharge, afin de survolter la tension de ligne de bit, puis pour relier la borne de grille à la sortie du générateur de tension lors d'une seconde période de la phase de précharge. L'invention s'applique en particulier aux amplificateurs de lecture pour les mémoires non volatiles.
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Patent Agency Ranking
公开(公告)号：FR2948809A1
公开(公告)日：2011-02-04
申请号：FR0903804
申请日：2009-07-31
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne un amplificateur de lecture (SA2) comprenant une première entrée de détection (SI1), une seconde entrée de détection (SI2), un circuit de verrouillage (LT2), un premier transistor de contrôle (CT1) à canal P agencé pour alimenter électriquement une première section (IG1) du circuit de verrouillage et présentant une borne de grille (G) reliée à la première entrée de détection (SI1), et un second transistor de contrôle (CT2) à canal P agencé pour alimenter électriquement une seconde section (IG2) du circuit de verrouillage et présentant une borne de grille (G) reliée à la seconde entrée de détection (SI2). Application en particulier aux mémoires embarquées faible puissance.
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27.发明专利
公开(公告)号：FR3093232A1
公开(公告)日：2020-08-28
申请号：FR1901792
申请日：2019-02-22
Inventor： LA ROSA FRANCESCO , MANTELLI MARC , NIEL STEPHAN , REGNIER ARNAUD
IPC: H01L27/11563
Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2
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公开(公告)号：FR3056861B1
公开(公告)日：2018-11-23
申请号：FR1658937
申请日：2016-09-23
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
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公开(公告)号：FR3033076B1
公开(公告)日：2017-12-22
申请号：FR1551530
申请日：2015-02-23
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO
Abstract: L'invention concerne une mémoire (M1) comprenant un plan mémoire (MA1) comprenant au moins deux rangées de cellules mémoire, un premier circuit pilote (DO) relié à une ligne de contrôle de la première rangée de cellules mémoire, et un deuxième circuit pilote (D1) relié à une ligne de contrôle de la deuxième rangée de cellules mémoire. Selon l'invention, le premier circuit pilote (DO) est réalisé dans un premier caisson (DWO), le deuxième circuit pilote est réalisé dans un deuxième caisson (DW1) isolé électriquement du premier caisson, et les deux rangées de cellules mémoire sont réalisées dans un caisson de plan mémoire (MW, PMW) isolé électriquement des premier et deuxième caissons.
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公开(公告)号：FR3021803A1
公开(公告)日：2015-12-04
申请号：FR1454893
申请日：2014-05-28
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LA ROSA FRANCESCO , NIEL STEPHAN , REGNIER ARNAUD
IPC: G11C7/18 , G11C16/02 , H01L21/8242
Abstract: L'invention concerne une mémoire non volatile (MA2) sur substrat semi-conducteur , comprenant : une première cellule mémoire comportant un transistor à grille flottante (TRi,j) et un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), une seconde cellule mémoire (Ci,j+i) comportant un transistor à grille flottante (TRi,j+i) et un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire, une première ligne de bit (RBLj) reliée au transistor à grille flottante (TRi,j) de la première cellule mémoire, et une seconde ligne de bit (RBLj+1) reliée au transistor à grille flottante (TRi,j+i) de la seconde cellule mémoire (Ci,j+i).
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