公开(公告)号：FR3093232A1

公开(公告)日：2020-08-28

申请号：FR1901792

申请日：2019-02-22

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: H01L27/11563

Abstract: Le dispositif (DIS) de fonction physiquement non-clonable, comporte un ensemble (ENS) de paires (P) de transistors (OTP1, OTP2) destinés à avoir une même tension de seuil mais présentant chacun une tension de seuil effective (Vteff) appartenant à une distribution aléatoire commune (DST), un moyen de lecture différentielle (LECT) configuré pour mesurer la différence entre les tensions de seuil effectives (Vteff) des paires (P) de transistors (OTP1, OTP2) et pour identifier des paires de transistors dites non fiables (NF) dont la différence entre les tensions de seuil effectives est inférieure à une valeur de marge (MRG), et un moyen d’écriture (ECR) configuré pour décaler la tension de seuil effective (C2, E1) d’un transistor de chaque paire non fiable (NF), de façon contrôlée et limitée de sorte que la tension de seuil décalée reste à l’intérieur de ladite distribution aléatoire commune (DST). Figure pour l’abrégé : Fig 2

公开(公告)号：FR3017746A1

公开(公告)日：2015-08-21

申请号：FR1451297

申请日：2014-02-18

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MANTELLI MARC ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  LA ROSA FRANCESCO ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  H01L29/788

公开(公告)号：FR2976722A1

公开(公告)日：2012-12-21

申请号：FR1155343

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE ,  GAGLIANO OLIVIER ,  MANTELLI MARC

IPC: H01L23/58 ,  G06F21/02 ,  G06K19/073

Abstract: L'invention concerne une puce de circuit intégré comprenant : une pluralité de caissons (5, 7) parallèles de types de conductivité alternés formés dans la partie supérieure d'un substrat semiconducteur (3) d'un premier type de conductivité (P) ; dans chaque caisson (7) du premier type (P), une pluralité de transistors MOS (13) à canal du second type de conductivité (N), et dans chaque caisson (5) du second type (N), une pluralité de transistors MOS (9) à canal du premier type (P), des transistors de caissons voisins étant reliés en inverseurs (19) ; et un dispositif de protection contre des attaques, comprenant : une couche (23) du second type (N) s'étendant sous ladite pluralité de caissons (5, 7), depuis la face inférieure desdits caissons ; et des régions d'isolation latérale (25) entre les caissons, lesdites régions (25) s'étendant depuis la face supérieure des caissons jusqu'à ladite couche (23).

公开(公告)号：FR2976722B1

公开(公告)日：2013-11-29

申请号：FR1155343

申请日：2011-06-17

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LISART MATHIEU ,  SARAFIANOS ALEXANDRE ,  GAGLIANO OLIVIER ,  MANTELLI MARC

IPC: H01L23/58 ,  G06K19/073