公开(公告)号：FR2888403A1

公开(公告)日：2007-01-12

申请号：FR0552041

申请日：2005-07-05

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: H01L23/52 ,  G11C5/14

Abstract: L'invention concerne un circuit intégré comprenant un ensemble de blocs fonctionnels et un réseau d'interconnexions constitué d'au moins N niveaux de pistes conductrices séparés par des niveaux de vias conducteurs, le réseau d'interconnexions incluant un réseau d'alimentation comprenant un premier ensemble de rails sensiblement parallèles placés au Nième niveau de pistes, et un second ensemble de rails sensiblement parallèles placés au (N-1)ième niveau de pistes sous le premier ensemble de rails, les rails du premier ensemble étant non parallèles à ceux du second ensemble, le réseau d'alimentation comprenant en outre pour chaque bloc fonctionnel un troisième ensemble de rails d'alimentation placés au (N-2)ième niveau de pistes au-dessus des éléments du bloc considéré, et dans lequel les rails du second ensemble font un angle aigu inférieur à 80 degree avec les rails de chaque troisième ensemble de rails.

公开(公告)号：FR2884968A1

公开(公告)日：2006-10-27

申请号：FR0503958

申请日：2005-04-20

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  ROCHE PHILIPPE ,  JAOUEN HERVE

IPC: H01L27/11 ,  H01L21/768 ,  H01L21/8244

Abstract: Un circuit électronique intégré comprend des composants actifs (TN1, T2) disposés à la surface (S0) d'un substrat (100) et reliés par des connexions électriques disposées au sein d'un niveau de métallisation (M1). Un matériau diélectrique situé entre la surface du substrat et le niveau de métallisation, ou dans le niveau de métallisation, présente localement une valeur de permittivité diélectrique supérieure, de façon à accroître sélectivement une capacité entre certaines portions des composants actifs ou des connexions (BLTI, GND, SPF). Un état électrique du circuit en fonctionnement est alors stabilisé, grâce à une charge électrique supérieure portée par les portions des composants actifs ou des connexions dont la capacité est accrue. Le circuit peut être une cellule de mémoire statique à accès aléatoire (C1, C2).

公开(公告)号：FR2840445A1

公开(公告)日：2003-12-05

申请号：FR0206794

申请日：2002-06-03

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  SCHOELLKOPF JEAN PIERRE

IPC: G06F11/10 ,  G11C29/00 ,  H04L1/22

Abstract: The memory circuit equipped with a system for error correction comprises an address (ADD) bus (102), an input data (DIN) bus (108), an output data (Dout) bus (115), a memory store (100) with an address bus (113), an input data (DinSP) bus (114), and an output data (DoutSP) bus (110), and a circuit for error correction comprising an encoder (107). The memory circuit also comprises an address register (104) connected to the address bus (102) and storing the addresses corresponding only to the write operations in the memory, a data register (105) connected to the input data bus (108) for storing the data transmitted to the encoder (107), and a multiplexer (103) allowing to introduce a shift of a cycle in the write operation without modifying the read operation, in a manner to permit a longer computing time for the encoder. The memory store (100) is RAM with single port (SP) and comprises an internal address register (101) and an internal data register (106). The multiplexer (103) comprises two inputs, one connected to the address bus (102) and the other to the output of the address register (104), a single output connected to the address bus (102) and the other to the output of the address register (104), a single output connected to the address bus (113) of the memory store (100), and a control input for a Write Enable Negative (WEN) signal, that is for authorizing the write operation. The memory circuit also comprises a comparator (109) with two inputs, one connected to the address bus (102) and the other to the output of the address register (104), and a single output (112) connected to the control input of the second multiplexer (111) with two inputs, one connected to the output of the data register (105) and the other to the output data bus (110) of the memory store (100), and a single output connected to the output data bus (115). The memory circuit (claimed) is in three embodiments. In the second embodiment, the memory circuit comprises an additional memory store which is double-port, and an ECC decoder. In the third embodiment, the memory circuit comprises a synchronous static memory store which is single-port, and an ECC decoder. The memory circuit comprises a synchronous static memory. The memory circuit comprises a system for error correction of type Single Error Correction Double Error Detection (SEC-DED) or Double Error Correction, Triple Error Detection (DEC-TED).

公开(公告)号：FR2793342B1

公开(公告)日：2001-08-10

申请号：FR9905274

申请日：1999-04-26

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: G11C11/412 ,  G11C11/402 ,  G11C11/406

公开(公告)号：FR2793342A1

公开(公告)日：2000-11-10

申请号：FR9905274

申请日：1999-04-26

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: G11C11/412 ,  G11C11/402 ,  G11C11/406

公开(公告)号：FR2915316A1

公开(公告)日：2008-10-24

申请号：FR0754609

申请日：2007-04-20

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  CLERC SYLVAIN ,  SCHOELLKOPF JEAN PIERRE

IPC: H01L21/027 ,  H01L21/308 ,  H01L21/336 ,  H01L21/768

Abstract: L'invention porte sur un procédé de fabrication d'une couche de semi-conducteur d'un circuit intégré, comprenant une étape de réalisation d'un premier masque comportant des premières ouvertures (ZA), une étape d'application du premier masque sur une couche de semi-conducteur et une étape de formation de zones actives dans la couche de semi-conducteur par traitement de la couche à travers les premières ouvertures du premier masque. Les premières ouvertures (ZA) du premier masque ont une forme de quadrilatère.

公开(公告)号：FR2891652A1

公开(公告)日：2007-04-06

申请号：FR0510090

申请日：2005-10-03

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: G11C11/412 ,  H01L27/11

Abstract: L'invention concerne une cellule de mémoire vive comprenant- une paire de lignes (BL, BL) de bits complémentaires,- un circuit bistable comprenant des première (20) et deuxième (21) bornes de lecture/écriture complémentaires , et comprenant deux noeuds de stockage, le premier noeud de stockage étant constitué d'un premier transistor nMos (16) et d'un premier transistor pMos (15); le deuxième noeud de stockage étant constitué d'un deuxième transistor nMos (18) et d'un deuxième transistor pMos (17),- un premier transistor interrupteur (22) connecté entre la première borne (20) et l'une des lignes (BL) de la paire de lignes de bits,- un deuxième transistor interrupteur (23) connecté entre la deuxième borne (21) et l'autre ligne (BL) de la paire de lignes de bits.Selon l'invention, les deux transistors nMos du circuit bistable ont tensions de seuil différentes.

公开(公告)号：FR2884034A1

公开(公告)日：2006-10-06

申请号：FR0503247

申请日：2005-04-01

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: G11C7/20 ,  G11C11/409

Abstract: Le dispositif de mémoire statique comprend au moins une cellule-mémoire (CEL) à deux inverseurs CMOS couplés de façon croisée et destinés à être connectés entre une première tension et une deuxième tension. Le substrat du transistor NMOS (TN1)d'un premier inverseur est électriquement isolé du substrat du transistor NMOS (TN2) du deuxième inverseur, les deux substrats étant aptes à être polarisés avec la première tension (GND).Des moyens (MC, IVC) de remise à zéro instantanée de la cellule sont aptes à porter temporairement à ladite deuxième tension (VDD) la polarisation du substrat du transistor NMOS du premier inverseur.

公开(公告)号：FR2881566A1

公开(公告)日：2006-08-04

申请号：FR0501007

申请日：2005-02-02

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE

IPC: G11C17/10 ,  H01L21/8246

Abstract: Une cellule semi-conductrice comporte au sein d'une région de substrat quatre zones actives (Z1-Z4) mutuellement isolées latéralement, la première zone active étant destinée à être reliée à une première tension (VDD), la deuxième zone active, d'un type de conductivité opposé à celui de la première zone active, étant destinée à être reliée à une deuxième tension (GND), les troisième et quatrième zones actives (Z3-Z4) étant mutuellement reliées par une connexion de raccordement (P34) électriquement conductrice et extérieure au substrat. On définit la valeur de l'information binaire par une implantation de type choisi dans une partie (CSA) prédéterminée de la région de substrat (SB) ou dans les troisième et quatrième zones actives (Z3-Z4).

公开(公告)号：FR2880982A1

公开(公告)日：2006-07-21

申请号：FR0500546

申请日：2005-01-19

Applicant: ST MICROELECTRONICS SA

Inventor： SCHOELLKOPF JEAN PIERRE ,  BOROT BERTRAND

IPC: G11C17/12 ,  H01L21/8246 ,  H01L29/423

Abstract: Mémoire en circuit intégré de type mémoire morte comprenant au moins une cellule-mémoire, chaque cellule-mémoire comportant un transistor de mémorisation réalisé dans un substrat semiconducteur (50) et présentant une source reliée à un potentiel de référence (GND), une grille reliée à une ligne de mot électriquement conductrice (WL), et un drain relié à une ligne de bit électriquement conductrice (BL) par l'intermédiaire d'une liaison (41 ; 51) optionnelle selon que la cellule-mémoire est affectée à la valeur 0 ou 1, le transistor de mémorisation de chaque cellule-mémoire présentant une grille (G4) formée sur le substrat (50), en forme de fenêtre dont le contour intérieur délimite dans le substrat une région centrale de drain (D4), et le contour extérieur délimite dans le substrat au moins une région de source (S4, S5).