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公开(公告)号：CN111725389A
公开(公告)日：2020-09-29
申请号：CN201910732600.X
申请日：2019-08-09
Applicant: 东芝存储器株式会社
Abstract: 实施方式提供一种能够提高器件的特性的磁性器件。实施方式的磁性器件包括：设置于基板(80)的上方的第1磁性体(12A)；基板(80)与第1磁性体(12A)之间的第2磁性体(11A)；第1磁性体(12A)与第2磁性体(11A)之间的非磁性体(13A)；设置于基板(80)与第2磁性体(11A)之间并包括非晶层的第1层(199A)；以及设置于第1层(199A)与第2磁性体(11A)之间并包括结晶层的第2层(190A)。
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公开(公告)号：CN111725234A
公开(公告)日：2020-09-29
申请号：CN201910698705.8
申请日：2019-07-31
Applicant: 东芝存储器株式会社
Inventor： 伊藤孝政
IPC: H01L27/11582 , H01L27/1157
Abstract: 实施方式提供一种能够提升性能的半导体存储装置。实施方式的半导体存储装置包含：多个配线层(22)，在第1方向上积层；半导体层(25)，在多个配线层(22)内沿第1方向延伸；第1导电层(51)，具有设置在多个配线层(22)中的最下层的下方的第1主体部、及从第1主体部向第2方向突出的第1突出部；接触插塞(40)，设置在第1导电层(51)的第1突出部上，在多个配线层(22)内沿第1方向延伸；绝缘膜(40A)，设置在接触插塞(40)与多个配线层(22)之间；第2导电层(52)，具有设置在第1导电层(51)的第1主体部上且与半导体层相接的第2主体部、及设置在第1突出部上且相对于第2主体部突出延伸的第2突出部；以及第1层(56)，设置在第1突出部上，与第2突出部及绝缘膜(40A)相接，且在第2突出部与绝缘膜(40A)之间延伸。
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公开(公告)号：CN111725225A
公开(公告)日：2020-09-29
申请号：CN201910486286.1
申请日：2019-06-05
Applicant: 东芝存储器株式会社
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请涉及一种半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1膜，包含在第1方向交替设置的多个电极层及多个绝缘层；以及多个第1半导体层，介隔电荷储存层设置在所述第1膜内，在所述第1方向上延伸。所述装置还具备：第1配线，设置在所述第1膜内，在所述第1方向延伸；以及第2半导体层，以在所述第1膜的所述第1方向与所述多个第1半导体层及所述第1配线相接的方式设置。所述第2半导体层具有所述第1半导体层及所述第1配线侧的第1表面以及所述第1半导体层及所述第1配线相反侧的第2表面。所述第1表面及所述第2表面为遍及所述第1半导体层的所述第1方向的区域及所述第1配线的所述第1方向的区域具有凹凸的面。
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公开(公告)号：CN111725223A
公开(公告)日：2020-09-29
申请号：CN201910705045.1
申请日：2019-07-31
Applicant: 东芝存储器株式会社
Inventor： 峯村洋一
IPC: H01L27/11568 , H01L27/11578
Abstract: 本发明的一实施方式提供一种能够容易地提高动作特性的半导体存储装置。根据本发明的一实施方式，在半导体存储装置中，第1半导体柱在第1区域内在第1方向上延伸。第2半导体柱在第2区域内在第1方向上延伸。第1电荷累积层配置在第1半导体柱与第1区域之间。第2电荷累积层配置在第2半导体柱与第2区域之间。第1接触插塞设置于第3区域的第3方向上的一端侧。第3区域是第2导电层中的第2分断膜之间的区域。第2接触插塞设置于第4区域的第3方向上的一端侧。第4区域是第2导电层中的第1分断膜与第2分断膜之间的区域。第3接触插塞设置于第3区域的第3方向上的另一端侧。
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公开(公告)号：CN111725222A
公开(公告)日：2020-09-29
申请号：CN201910741891.9
申请日：2019-08-12
Applicant: 东芝存储器株式会社
Inventor： 儿玉武则
IPC: H01L27/11565 , H01L27/1157
Abstract: 实施方式提供一种高品质的半导体装置。实施方式的半导体装置具备：N型的第1阱区域；P型的源极扩散层及漏极扩散层，设置在所述第1阱区域的上表面；第1栅极绝缘层，设置在所述P型的源极扩散层及P型的漏极扩散层间的所述第1阱区域上；P型的第1半导体层，设置在所述第1栅极绝缘层之上；第2半导体层，介隔第1绝缘层设置在所述第1半导体层之上；P型的第3半导体层，介隔第2绝缘层设置在所述第2半导体层之上，且包含硼；以及第1导电层，介隔第3绝缘层设置在所述第3半导体层之上。
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Patent Agency Ranking
公开(公告)号：CN111724844A
公开(公告)日：2020-09-29
申请号：CN201910823642.4
申请日：2019-09-02
Applicant: 东芝存储器株式会社
IPC: G11C13/00
Abstract: 根据一实施方式，实施方式的存储器装置包含：存储单元(MC)，连接在第1配线(WL)与第2配线(BL)之间，且包含可变电阻元件(1)；及写入电路(141)，包含电流源电路(300)与电压源电路(310)，且使用写入脉冲对存储单元(MC)写入数据。写入电路(141)在从写入脉冲的供给开始的第1时刻起到第2时刻为止的第1期间，使用电流源电路(300)将写入脉冲供给到存储单元(MC)，在从第3时刻起到所述写入电流的供给停止的第4时刻为止的第2期间，使用电压源电路(310)将写入脉冲供给到存储单元(MC)。
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公开(公告)号：CN111722480A
公开(公告)日：2020-09-29
申请号：CN201910653458.X
申请日：2019-07-19
Applicant: 东芝存储器株式会社
Inventor： 三木聪
IPC: G03F9/00 , G03F7/00 , H01L23/544 , H01L21/68
Abstract: 一种基板处理装置，根据一个实施方式，实施方式的校准标记中，第1图案包括第1部分以及第2部分，第2图案包括第3部分以及第4部分，第1部分和第3部分一部分重叠，第2部分和第4部分一部分重叠，第1部分和第3部分的构造周期中较大一方等于较小一方的1.2倍以内，第2部分和第4部分的构造周期相等、且为第1部分和第3部分的构造周期中较小一方的构造周期的2倍以上，第1部分和第3部分的作为遮光部与透光部之比的占空比为1：1，第2部分的占空比为D：2，其中，D为2以上的整数。
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公开(公告)号：CN107170745B
公开(公告)日：2020-09-29
申请号：CN201710073374.X
申请日：2017-02-10
Applicant: 东芝存储器株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本发明涉及一种半导体装置及其制造方法。实施方式的半导体装置包含第1半导体区域、积层体、多个柱状部、壁状的多个第1绝缘部及柱状的多个第2绝缘部。积层体设置在第1半导体区域上且包含交替地积层的多个绝缘体与多个电极层。柱状部设置在积层体内且沿积层体的积层方向延伸并包含半导体主体与电荷蓄积膜，半导体主体与第1半导体区域相接。第1绝缘部设置在积层体内并沿积层方向及与积层方向交叉的第1方向延伸且与第1半导体区域相接。第2绝缘部设置在积层体内且沿积层方向延伸并与第1半导体区域相接。第2绝缘部的沿着与第1方向在平面内交叉的第2方向的宽度比第1绝缘部的沿着第2方向的宽度宽。第2绝缘部俯视观察时配置成错位格子状。
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公开(公告)号：CN111696995A
公开(公告)日：2020-09-22
申请号：CN201910684441.0
申请日：2019-07-26
Applicant: 东芝存储器株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 实施方式提供一种能够抑制存储区面积增大或半导体存储装置大型化的半导体存储装置及其制造方法。一实施方式的半导体存储装置具有：第1积层体，包含在第1方向上积层，且在第2方向及第3方向上延伸的多个第1电极层；第2积层体，包含在第1积层体的第1方向上积层，且在第2方向及第3方向上延伸的多个第2电极层；半导体膜，在第1积层体内及第2积层体内在第1方向上延伸；电荷储存层，分别设置在多个第1电极层与半导体膜之间、及多个第2电极层与半导体膜之间；及分离构造，在第1方向及第2方向上延伸，且在第3方向上将第1积层体及第2积层体分离。分离构造具有：第1分离膜，在第1方向上延伸，在第3方向上将第1积层体分离；第2分离膜，第3方向上的位置与第1分离膜不同，且在第1方向上延伸，在第3方向上将第2积层体分离；及膜，设置在第1分离膜上，包含与第1方向上延伸的第1分离膜相同的材料。
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公开(公告)号：CN111696977A
公开(公告)日：2020-09-22
申请号：CN201910486812.4
申请日：2019-06-05
Applicant: 东芝存储器株式会社
Inventor： 柴田润一
IPC: H01L25/18 , H01L23/488 , H01L21/98
Abstract: 本发明涉及一种半导体装置及其制造方法。根据一实施方式，半导体装置包括具备第1绝缘膜与第1焊垫的第1晶圆或第1芯片。所述装置还包括第2晶圆或第2芯片，所述第2晶圆或第2芯片具备与所述第1绝缘膜相接的第2绝缘膜、及与所述第1焊垫对向且电连接于所述第1焊垫的第2焊垫。进而，所述第1绝缘膜具有在所述第1焊垫延伸的第1槽，及/或所述第2绝缘膜具有在所述第2焊垫延伸的第2槽。
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