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公开(公告)号：KR1020110027176A
公开(公告)日：2011-03-16
申请号：KR1020090085149
申请日：2009-09-10
Applicant: 고려대학교 산학협력단
CPC classification number: G06F7/724 , G06F7/523 , H04L9/3006
Abstract: PURPOSE: A method of bit-parallel multiplying elements of finite field is provided to efficiently perform bit-parallel multiplying in time complexity, and space complexity. CONSTITUTION: A basis converter performs basis conversion arbitrary two elements which is shown in polynomial basis into an MSPB(Modified Shifted Polynomial Basis). A bit-parameter multiplier performs bit-parallel multiplication for the two elements which are performed basis conversion. The basis conversion to MSPB, and bit-parallel multiplication of the two elements operated in parallel.
Abstract translation: 目的：提供有限域的位并行乘法元件的方法，以有效地执行时间复杂度和空间复杂度的位并行乘法。 构成：基本转换器执行基本转换任意两个元素，它们以多项式为基础显示为MSPB（修正的多项式基准）。 位参数乘法器执行基本转换的两个元素的位并行乘法。 基本转换为MSPB，并且并行运算的两个元件的位并行乘法。
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公开(公告)号：KR100954584B1
公开(公告)日：2010-04-26
申请号：KR1020080039068
申请日：2008-04-26
Applicant: 고려대학교 산학협력단
Abstract: MSD first 직렬 곱셈 장치, 그 방법 및 이를 기록한 기록매체가 개시된다.
본 발명에 따른 MSD first 직렬 곱셈 장치는, 상에서 차수가 인 삼항 기약 다항식 을 사용하며, 상기 의 해가 일 때, 유한체 상의 두 원소 , 의 곱셈을 수행하여 직렬 곱셈 결과값 를 생성하는 기반의 MSD first 디지트 직렬 곱셈 장치에 있어서, 루프 인덱스 가 일 때, 개의 디지트의 인덱스를 라 하면, 상기 의 계수 , , 상기 삼항 기약 다항식의 계수로부터 생성되는 , 및 상기 삼항 기약 다항식의 계수에 따라 생성되는 를 입력으로 하여 과 을 생성하고, 상기 를 이용하여 를 생성하는 초기값 생성부; 루프 인덱스 가 일 때, 상기 연산된 를 이용하여 제 1 치환 연산자 λ
j 를 생성하고, 상기 연산된 를 이용하여 제 2 치환 연산자 δ
j 를 생성하는 전처리 연산부; 상기 전처리 연산부에서 생성된 제 2 치환 연산자 δ
j , 상기 의 계수 , , 및 를 입력으로 하여 의 결과값 을 생성하는 곱셈부; 이전 루프의 MSD first 디지트 직렬 곱셈의 결과값 , 상기 제 1 치환 연산자 λ
j , 및 상기 곱셈부의 결과값을 입력으로 하여 덧셈 결과값을 생성하는 가산부; 및 상기 덧셈 결과값을 라이트 쉬프트하여 상기 가산부에 피드백하는 쉬프트 레지스터를 포함한다.
본 발명에 의하면, 삼항 기약 다항식이 적용되는 페이링 기반의 암호 시스템에 있어서, 기존의 MSD-first 곱셈기에 비하여 적은 시간 지연을 가지고, 표수에 의존하지 않고, 기존의 유한체 곱셈기에 비하여 고속 동작하면서 이때 증가하는 공간 복잡도를 최소화할 수 있고, 이에 따라 페어링 기반의 암호 시스템을 더욱 효율적으로 설계할 수 있으며, 특히 삼항 기약 다항식을 사용하는 모든 유한체에 적용할 수 있기 때문에 이를 기반으로 하는 하드웨어 설계에 응용할 수 있는 효과가 있다.-
公开(公告)号：KR100954583B1
公开(公告)日：2010-04-26
申请号：KR1020080015541
申请日：2008-02-20
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: 본 발명은 다항식 기저 기반의 유한체 직렬 곱셈 장치 및 방법에 관한 것이며, 다항식 기저로 표현되는 제1 승수의 항 중에서 삼항 기약다항식의 각 항의 차수 중 중간 차수와 동일한 차수의 항을 제외하여 제2 승수를 생성하고, 상기 삼항 기약다항식에 의해 다항식 기저로 표현되는 피승수와 상기 제2 승수의 계수 곱셈 및 모듈러 연산을 수행하는 제1 곱셈 및 모듈러 연산부; 상기 제1 곱셈 및 모듈러 연산부의 중간 연산 결과를 저장하여 연산을 보조하고 상기 제1 곱셈 및 모듈러 연산부의 최종 연산 결과인 제1 연산 결과를 저장하는 제1 레지스터; 상기 삼항 기약다항식에 의해 상기 제1 승수에서 제외된 상기 항과 상기 피승수의 계수 곱셈 및 모듈러 연산을 수행하여 제2 연산 결과를 생성하는 제2 곱셈 및 모듈러 연산부; 및 상기 제2 곱셈 및 모듈러 연산부의 연산 결과를 저장하는 제2 레지스터를 포함하고, 상기 제1 곱셈 및 모듈러 연산부는 상기 제1 연산 결과가 생성되면 상기 제1 연산 결과에 상기 제2 레지스터에 저장된 상기 제2 연산 결과를 가산하여 상기 피승수 및 상기 제1 승수의 곱셈 결과를 생성하여 시간 및 공간 복잡도를 개선한다.
Abstract translation: 本发明涉及一种基于多项式基的有限域串行乘法装置和方法，其中在由多项式基表示的第一乘法器的项中， 第一乘法和模运算单元，用于通过三元抽象多项式和第二乘法器执行由多项式基表示的被乘数的系数乘法和模运算; 第一寄存器，用于存储第一乘法和模运算单元的中间运算结果以辅助操作并存储第一运算结果作为第一乘法和模运算单元的最终运算结果; 第二乘法和模运算单元，用于通过三元抽象多项式和被乘数对从第一乘法器排除的项执行系数乘法和模运算，以产生第二运算结果; 以及第二寄存器，用于存储第二乘和模运算单元的运算结果，其中第一乘和模运算单元在产生第一运算结果时， 乘数和第一乘法器的相乘结果是通过加上第二运算结果相加来提高时间和空间的复杂度。
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公开(公告)号：KR1020090113138A
公开(公告)日：2009-10-29
申请号：KR1020080039068
申请日：2008-04-26
Applicant: 고려대학교 산학협력단
Abstract: PURPOSE: An MSD first GF serial multiplier, a method thereof and a recording media capable of application of a hardware design are provided to minimize space complexity and operate the multiplier at high speed comparing with the existing MSD-first multiplier. CONSTITUTION: An MSD first GF serial multiplier, a method thereof and a recording media capable of application of a hardware design includes an initial generating unit(510), a preprocessing operation unit(520), a multiplier(530), and a shift register(550). The initial generating unit generates a digit index in case the loop index is the digit index. The preprocessing operation unit produces the second permutation operators and produces the first permutation operators by using the loop index. The shift register feeds back the add return value.
Abstract translation: 目的：提供MSD第一GF串行乘法器，其方法和能够应用硬件设计的记录介质，以最小化空间复杂性并且与现有MSD优先乘法器相比以高速操作乘法器。 构成：MSD第一GF串行乘法器，其方法和能够应用硬件设计的记录介质包括初始生成单元（510），预处理操作单元（520），乘法器（530）和移位寄存器 （550）。 初始生成单元在循环索引是数字索引的情况下生成数字索引。 预处理操作单元产生第二置换算子并通过使用循环索引产生第一置换算子。 移位寄存器反馈添加返回值。
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Patent Agency Ranking
公开(公告)号：KR1020090059265A
公开(公告)日：2009-06-11
申请号：KR1020070126016
申请日：2007-12-06
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: A finite field bit-parallel multiplier using redundant expressions and a method therefor are provided to reduce the spatial complexity as efficiently operating in the exponential multiplication environment. A subtraction matrix generating unit(100) generates a subtraction matrix by performing the subtraction process of a matrix which is defined to perform the polynomial multiplication. The matrix consists of polynomial coefficients of the first element which is expressed through the redundant representation. An inner product unit(110) inner-products a matrix of the second element and the subtraction matrix generated by the subtraction matrix generating unit. The matrix of the second element has polynomial coefficients which are expressed through polynomial basis the as components.
Abstract translation: 提供了一种使用冗余表达式的有限域位并行乘法器及其方法，以便在指数乘法环境中有效地降低空间复杂度。 减法矩阵生成单元（100）通过执行被定义为执行多项式乘法的矩阵的减法处理来生成减法矩阵。 矩阵由通过冗余表示表示的第一元素的多项式系数组成。 内部产品单元（110）内部产生第二元素的矩阵和由减法矩阵生成单元生成的减法矩阵。 第二元素的矩阵具有通过多项式表示的多项式系数作为分量。
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公开(公告)号：KR1020080049266A
公开(公告)日：2008-06-04
申请号：KR1020060119654
申请日：2006-11-30
Applicant: 고려대학교 산학협력단
Abstract: A method for adding a redundant binary, the method for multiplying the redundant binary, a redundant binary adder, and a redundant binary multiplier are provided to offer an adder functioning as a combiner in an encryption system for securing data without carry transfer, and reduce spatial and time complexity. A first addition block(151) generates a first addition result comprising a carry, which is a binary value, and a sum, which is a negative number, by performing first addition adding a redundant binary for 'X' and the binary value of 'Y'. A second addition block(152) generates second first addition result comprising the carry, which is the negative number, and the sum, which is the binary value, by performing second addition adding the carry of a previous digit among the carries of the first addition, the sum of the first addition, and the negative number for 'Z'. 'i' bit of the redundant binary for 'X' comprises a symbol bit 'xi^s' and a bit value 'xi^v'.
Abstract translation: 提供了一种用于添加冗余二进制的方法，用于乘以冗余二进制的方法，冗余二进制加法器和冗余二进制乘法器，以在加密系统中提供用作组合器的加法器，用于在不进行传送的情况下保护数据，并且减少空间 和时间复杂性。 第一加法器块（151）通过执行第一加法来产生包括作为二进制值的进位和和的第一加法结果，该加法加上用于'X'的二进制值和' Y”。 第二加法器块（152）通过执行第二加法来产生包括作为负数的进位和作为二进制值的和的第二加法结果，该第二加法相加第一加法运算中的先前数字的进位 ，第一个加法的和和“Z”的负数。 “X”的冗余二进制位的'i'位包括符号位'xi ^ s'和位值'xi ^ v'。
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公开(公告)号：KR100805272B1
公开(公告)日：2008-02-20
申请号：KR1020060037460
申请日：2006-04-26
Applicant: 고려대학교 산학협력단
Abstract: 부호화를 이용하는 곱셈 장치 및 그 방법이 개시된다.
본 발명은 임의의 자리 비트인 i번째 비트가 부호를 나타내는 부호비트와 크기를 나타내는 크기비트로 구성되는 부호수인 제1 부호수 및 제2 부호수에 대하여,상기 제1 부호수의 i번째 비트와 상기 제2 부호수의 i번째 비트를 합산하여 음의수인 제1 합의 i번째 비트와 부호수인 제1 캐리의 i+1번째 비트를 생성하는 제1연산부, 상기 제1 합의 i번째 비트를 부호를 갖지 않는 이진수로 변환한 제2 합의 i번째 비트를 생성하고, 상기 제2 합의 i번째 비트에 따라 상기 제1 캐리의 i+1번째 비트를 변환시켜 부호수인 제2 캐리의 i+1번째 비트를 생성하는 제2연산부, 상기 제2 캐리의 i번째 비트와 상기 제2 합의 i번째 비트를 합산하여 덧셈 결과값을 생성하는 결과값 산출부, 제1입력값에 따라, 제2입력값, 상기 제1입력값 및 제2입력값을 이용한 모듈러값, 상기 모듈러값과 제2입력값을 합산한 값 또는 0 중 어느 하나를 선택하여 상기 제1연산부의 제2부호수로 출력하는 멀티플렉서, 상기 제1입력값에 따라 상기 멀티플레서를 제어하여 제2입력값의 덧셈 여부를 결정하는 변환기, 상기 결과값 산출부의 덧셈 결과값을 쉬프트 연산한 쉬프트값을 상기 제1연산부의 제1부호수로 출력하는 쉬프트 레지스터, 및 상기 쉬프트값을 이용하여 제1입력값 및 제2입력값의 곱셈 연산 결과를 생성하는 입출력 버퍼부를 포함한다.
본 발명에 의하면, 공간 복잡도와 시간 복잡도를 줄여 성능을 향상시키고, 제조 비용을 감소시킬 수 있는 효과가 있다. 또한, 또한, 부호수의 특징을 이용하여 하이 래딕스(High-radix) 연산을 적용 할 경우, 2의 보수 연산에서 고려해야 하는 캐리 전파를 고려하지 않아도 되는 추가적인 성능 향상을 가능하게 한다.-
公开(公告)号：KR1020070105415A
公开(公告)日：2007-10-31
申请号：KR1020060037460
申请日：2006-04-26
Applicant: 고려대학교 산학협력단
CPC classification number: G06F7/728 , G06F7/5336 , G06F7/74
Abstract: A multiplier using encoding and a method thereof are provided to improve performance and decrease a manufacturing cost by performing addition with an encoding technique or performing multiplication applying the encoding technique. A first operator(410) generates an i-th bit of the first sum, which is a negative number, and an i+1-th bit of a first carry, which is a sign number, by adding the i-th bit of a first and second sign number. A second operator(420) generates the i-th bit of a second sum converting the i-th bit of the second sum into a binary number having no sign and the i+1-th bit, which is the sign number, by converting the i+1 th bit of the first carry according to the i-th bit of the second sum. A result calculator(430) generates an addition result by adding the i-th bit of the second carry and sum. A converter determines the addition of the second input value by controlling a multiplexer according to the first input value. A shift registers outputs a shift value for the first sign number of the first operator by shifting the addition result. An I/O(Input/Output) buffer generates a multiplication result of the first and second input value by using the shift value.
Abstract translation: 提供使用编码的乘法器及其方法，以通过使用编码技术执行加法或执行采用编码技术的乘法来提高性能并降低制造成本。 第一运算符（410）通过将第i个位的第i个比特加到第一个乘法运算符（410）中，生成作为一个负号的第一个和的第i个比特和第一个进位的第i + 1个比特， 第一和第二个号码。 第二运算符（420）生成第二和的第i个比特，其将第二和的第i个比特转换为无符号的二进制数和作为符号数的第i + 1比特 根据第二和的第i位，第一进位的第i + 1位。 结果计算器（430）通过将第二进位和和的第i位相加来产生相加结果。 A转换器通过根据第一输入值控制多路复用器来确定第二输入值的相加。 移位寄存器通过移位相加结果输出第一运算符的第一符号号的移位值。 I / O（输入/输出）缓冲器通过使用移位值产生第一和第二输入值的相乘结果。
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公开(公告)号：KR1020070056743A
公开(公告)日：2007-06-04
申请号：KR1020050115773
申请日：2005-11-30
Applicant: 고려대학교 산학협력단
IPC: G06F7/496
Abstract: A Karatsuba multiplying method for reducing unnecessary calculation is provided to reduce an unnecessary calculation by reducing space/time complexity in an elliptic curve Karatsuba parallel multiplier defined in a conventional binary body. An order of an input value is checked. In case that the order of the input value is higher than seven, initialization for the inputted value and a coefficient for an operation is performed. If the initialization is completed, a sum of each input value is found by performing previous addition for the inputted values. A target value is found by performing an NRHKOA(Non-Redundant Half Karatusba-Ofman Algorithm) after finding the sum. Output is found by replacing the inputted value with the target value and recursively repeating steps from the second step.
Abstract translation: 提供了用于减少不必要的计算的Karatsuba乘法方法，以通过减少常规二进制体中定义的椭圆曲线Karatsuba并行乘法器中的空间/时间复杂度来减少不必要的计算。 检查输入值的顺序。 在输入值的顺序大于7的情况下，执行输入值的初始化和操作的系数。 如果初始化完成，则通过对输入的值执行先前的相加来找到每个输入值的和。 通过在求和之后执行NRHKOA（Non-Redundant Half K Apparatusba-Ofman算法）来找到目标值。 通过用目标值替换输入值并从第二步递归地重复步骤来找到输出。
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