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1.发明授权ＣＲＴ-ＲＳＡ 모듈라 지수승 알고리즘을 이용한 디지털서명 방법, 그 장치 및 이를 기록한 컴퓨터 판독가능 저장매체 失效数字签名方法，数字签名装置采用CRT-RSA调制求幂算法和记录介质使用相同
公开(公告)号：KR100953715B1
公开(公告)日：2010-04-19
申请号：KR1020080006827
申请日：2008-01-22
Applicant: 고려대학교 산학협력단
Abstract: CRT-RSA 모듈라 지수승 알고리즘을 이용한 디지털 서명 방법, 그 장치 및 이를 기록한 컴퓨터 판독가능 저장 매체가 개시된다.
본 발명에 따른 CRT-RSA 모듈라 지수승 알고리즘을 이용한 디지털 서명 방법은 서로 다른 소수 를 비밀키로, 를 만족하는 을 공개키로 euler totient 함수 과 서로 소인 소정의 정수 를 공개키로, 을 만족하는 를 비밀키로 이용하는 CRT-RSA 모듈라 지수승 알고리즘을 이용한 디지털 서명 방법에 있어서, 인증된 수신자에게 전송하고자 하는 메시지 , 상기 서로 다른 소수 , 상기 를 로 모듈라 연산한 , 상기 를 로 모듈라 연산한 , 상기 와 의 합인 , 상기 을 로 모듈라 연산한 및 암호화하고자 하는 송신자에 의해 선택된 랜덤한 정수 를 수신하는 단계; 상기 와 의 차에 따라 를 생성하고, 상기 메시지 에 승한 값을 상기 와 상기 정수 를 곱한 값으로 모듈러 연산하여 값을 산출하며, 상기 메시지 에 승한 값을 상기 와 상기 정수 를 곱한 값으로 모듈러 연산하여 값을 산출하는 단계; 상기 와 의 차에 따라 를 생성하고, 상기 메시지 에 승한 값을 상기 와 상기 정수 를 곱한 값으로 모듈러 연산하여 값을 산출하고, 상기 메시지 에 승한 값을 상기 와 상기 정수 를 곱한 값으로 모듈러 연산하여 값을 산출하는 단계; 상기 연산된 및 로 이루어진 제 1 데이터 쌍을 이용하여 를 생성하고, 상기 연산된 및 로 이루어진 제 2 데이터 쌍을 이용하여 를 생성하는 단계; 상기 의 비트 길이인 와 모듈러 의 비트 길이에 따라 생성되는 제 1 출력값과, 와 의 합에 상기 의 보수 를 제 1 논리 연산을 수행한 제 2 출력값을 합하여 제 1 총합값을 생성하고, 상기 메시지 과 를 곱한 값을 으로 모듈라 연산하여 제 3 출력값을 생성하여, 상기 제 1 총합값과 제 3 출력값을 입력으로 제 2 논리 연산을 수행하여 논리합 연산의 결과값을 생성하는 단계; 및 상기 논리합 연산의 결과값과 상기 의 동일 여부에 따라 서명 인증값을 생성하는 단계를 포함한다.
본 발명에 의하면, 단순한 레지스터의 추가에 의해 단순한 암호화 방법을 제공하며, 연산량 역시 종래의 암호화 방법에 비해 증가하지 않으면서도 최근 제시된 새로운 단순 전력 분석 및 오류 주입 공격에 안전성을 제공함으로써 스마트카드와 같은 내장형 장치에서도 효율적이고 안전한 디지털 서명 기법을 제공할 수 있는 효과가 있다.-
公开(公告)号：KR1020110109467A
公开(公告)日：2011-10-06
申请号：KR1020100029227
申请日：2010-03-31
Applicant: 고려대학교 산학협력단
Abstract: 오류주입 공격에 안전한 피아트 샤미르 개인 식별 장치, 방법 및 그 기록 매체가 개시된다. 본 발명의 일 실시 예에 따른 오류주입 공격에 안전한 피아트 샤미르 개인 식별 장치는 비밀키 과 비밀값 T
A 를 저장하는 메모리부; 랜덤값 r을 이용하여 x = r
2
mod N 을 연산하고 상기 서명 요청자에 전송하는 약정값 전송부; 상기 서명 요청자에서 정수
l 이하의 자연수로 이루어진 집합 중 랜덤하게 선택된 부분 집합 S를 수신하는 대응값 수신부; 및 상기 비밀값 T
A 및 상기 부분 집합 S의 원소를 이용하여 반응값을 연산하고 상기 서명 요청자에 전송하는 반응값 전송부를 포함한다.-
公开(公告)号：KR101015122B1
公开(公告)日：2011-02-16
申请号：KR1020090044090
申请日：2009-05-20
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 패리티 보존형 가역 논리 게이트, 이를 이용한 TG 게이트 및 풀애더에 관한 것으로서 입력값이 a,b,c인 경우, 출력값이 P= , Q= , R=b이고, 을 만족하는 것을 특징으로 하며, 기존의 TG 게이트와 풀애더보다 적은 논리적 연산량, 클럭 주기 및 garbage 입/출력 값을 요구하는 TG 게이트 및 풀애더를 제공할 수 있다. 또한 기존의 TG 게이트와 풀애더에 사용되는 게이트보다 적은 게이트를 이용하기 때문에 발생하는 열이 적으므로 컴퓨터에 사이즈를 소형화할 수 있다.
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公开(公告)号：KR1020070064121A
公开(公告)日：2007-06-20
申请号：KR1020050124708
申请日：2005-12-16
Applicant: 고려대학교 산학협력단
CPC classification number: H04L9/3006 , H04L9/0869
Abstract: A public-key encoding method for providing a dual decoding function and protecting privacy of a user is provided to discriminatively give an access right to a secret key for decoding to a user and a system administrator. A public-key encoding method for providing a dual decoding function and protecting privacy of a user includes the steps of: creating a key parameter through an encoder of a communication device. The key parameter includes the public-key and a secret key for encoding(S100); encoding ordinary messages through the encoder based on a created key parameter(S300); performing a decoding mode(S500); and decoding the ordinary messages based on a preset algorithm according to a decoding subject by a decoder of the communication device.
Abstract translation: 提供了一种用于提供双重解码功能和保护用户隐私的公开密钥编码方法，以便区别地向用户和系统管理员给出用于解密的秘密密钥的访问权限。 用于提供双重解码功能和保护用户隐私的公开密钥编码方法包括以下步骤：通过通信设备的编码器创建密钥参数。 密钥参数包括公开密钥和用于编码的秘密密钥（S100）; 基于创建的密钥参数通过编码器编码普通消息（S300）; 执行解码模式（S500）; 以及根据通信装置的解码器根据解码对象的预设算法对普通消息进行解码。
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公开(公告)号：KR1020100125074A
公开(公告)日：2010-11-30
申请号：KR1020090044090
申请日：2009-05-20
Applicant: 고려대학교 산학협력단
CPC classification number: H03K19/20 , G06F7/501 , G06F11/1032
Abstract: PURPOSE: A parity preserving type reversible logic gate and TG using the same and a pool-adder are provided to reduce the generation of heat by smaller number of gates used in TG gate and pool-adder. CONSTITUTION: A first F2G(Feynam Double Gate) gate has a, b and c as input values. The first parity preserving type reversible logic gate uses the input value c of the first F2G gate, output value and 0 as input values. The second parity preserving type reversible logic gate uses the input value a, b and 0 of the first F2G gate. The first F2G gate uses the output of the first F2G gate, the output value c of the first parity preserving type reversible logic gate, and output value b of the second parity preserving type reversible logic gate as input values.
Abstract translation: 目的：提供奇偶校验型可逆逻辑门和使用相同的加法器和TG，以通过在TG门和池加法器中使用的较少数量的门来减少热的产生。 构成：第一个F2G（Feynam双门）门具有a，b和c作为输入值。 第一奇偶校验型可逆逻辑门使用第一F2G门的输入值c，输出值和0作为输入值。 第二奇偶校验型可逆逻辑门使用第一个F2G门的输入值a，b和0。 第一个F2G门使用第一个F2G门的输出，第一个奇偶校验保持型可逆逻辑门的输出值c和第二个奇偶校验保持型可逆逻辑门的输出值b作为输入值。
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Patent Agency Ranking6.发明授权오류 주입 공격에 안전한 ＣＲＴ－ＲＳＡ 모듈러 지수승 알고리즘을 이용한 디지털 서명 방법, 그 장치 및 이를 기록한 기록매체 失效使用CRT-RSA调制算法针对故障攻击的数字签名的方法和装置，以及使用它的记录介质
公开(公告)号：KR100954844B1
公开(公告)日：2010-04-28
申请号：KR1020080098252
申请日：2008-10-07
Applicant: 고려대학교 산학협력단
IPC: H04L9/16
CPC classification number: G06F7/723 , G06F2207/7271
Abstract: 오류 주입 공격에 안전한 CRT-RSA 모듈러 지수승 알고리즘을 이용한 디지털 서명 방법, 그 장치 및 이를 기록한 기록매체가 개시된다.
본 발명에 따른 오류 주입 공격에 안전한 CRT-RSA 모듈러 지수승 알고리즘을 이용한 디지털 서명 방법은 를 만족하는 서로 다른 소수 두 를 비밀키로, euler totient 함수 과 서로 소인 소정의 정수 를 공개키로, 을 만족하는 를 비밀키로 이용하는 오류 주입 공격에 안전한 CRT-RSA 모듈러 지수승 알고리즘을 이용한 디지털 서명방법에 있어서, 인증된 수신자에게 전송하고자 하는 메시지 , 상기 서로 다른 두 소수 , 상기 비밀키 를 로 모듈러 연산한 , 상기 를 로 모듈러 연산한 , 상기 와 의 합인 , 으로 연산되는 , 암호화하고자 하는 송신자에 의해 랜덤하게 선택된 제 1 정수 , 제 2 정수 , 및 상기 제 2 정수 에 의해 의 연산으로 생성되는 를 포함하는 복수 개의 암호화 인자를 수신하는 단계; 상기 복수 개의 암호화 인자 중에서 선택된 제 1 데이터 집합 을 이용하여 제 1 데이터 쌍 을 생성하는 단계; 상기 수신된 복수 개의 암호화 인자 및 상기 제 1 데이터 쌍 중에서 선택된 제 2 데이터 집합 을 이용하여 제 2 데이터 쌍 을 생성하는 단계; 상기 제 1 데이터 쌍의 와 상기 제 2 데이터 쌍의 를 입력값으로 중국인의 나머지 정리를 이용하여 제 1 중간값 를 산출하는 단계; 상기 제 1 데이터 쌍의 와 상기 제 2 데이터 쌍의 를 입력값으로 중국인의 나머지 정리를 이용하여 제 2 중간값 를 산출하는 단계; 상기 의 비트열의 길이와 상기 의 비트열의 길이에 따라 결정된 제로 비트 생성 인자 , 상기 의 보수 , 상기 및 를 이용하여 중간 연산자 를 생성하는 단계; 상기 와 의 논리곱 연산을 수행하여 상기 제 1 중간값 를 갱신하는 단계; 상기 를 로 나눈값과 상기 를 논리곱 연산을 수행하여 상기 제 2 중간값 를 갱신하는 단계; 및 상기 , 및 를 에 곱하여 최종 서명값을 생성하는 단계를 포함한다.
본 발명에 의하면, 오류 주입시 오류 확산을 유발시키는 지수승 연산 방법을 제공할 수 있으며, 대표적인 오류 주입 공격인 SPA, DPA, FA에 모두 안전한 서명 생성 기법을 제공하여 암호화의 신뢰성 및 안전성을 제공할 수 있으며, 대표적인 CRT-RSA 암호화 알고리즘에 비하여 연산량을 감소시켜, 보다 빠른 연산 처리 속도를 제공할 수 있는 효과가 있다.-
公开(公告)号：KR1020090093141A
公开(公告)日：2009-09-02
申请号：KR1020080018492
申请日：2008-02-28
Applicant: 고려대학교 산학협력단
IPC: H04L9/08
CPC classification number: H04L9/3249 , H04L9/0869 , H04L9/302
Abstract: A method and an apparatus of a digital signature using bit arithmetic based on a CRT-RSA and recording medium using by the same are provided make a encryption procedure simple by adding a simple resistor. An apparatus of a digital signature using bit arithmetic based on a CRT-RSA and recording medium is composed of an intermediate operator generating unit(810), a modular exponentiation operation unit(820), a correlation modular exponentiation operation unit(830), a CRT operator(840), a bit comparison operator area(850), and a signature authentication performing unit(860). The intermediate operator generation unit generates a first and a second operator by using a message and a prime number to be transmitted to an authenticated receiver. The modular exponentiation operation unit performs a modular operation of the message.
Abstract translation: 提供使用基于CRT-RSA的比特算术和使用其的记录介质的数字签名的方法和装置，通过添加简单的电阻器使得加密过程简单。 使用基于CRT-RSA和记录介质的比特算术的数字签名装置由中间算子生成单元（810），模幂运算单元（820），相关模幂运算单元（830）， CRT操作器（840），位比较运算器区域（850）和签名认证执行单元（860）。 中间操作者生成单元通过使用消息和要被发送给经认证的接收器的素数来生成第一和第二操作者。 模幂运算单元执行消息的模块化操作。
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公开(公告)号：KR100805272B1
公开(公告)日：2008-02-20
申请号：KR1020060037460
申请日：2006-04-26
Applicant: 고려대학교 산학협력단
Abstract: 부호화를 이용하는 곱셈 장치 및 그 방법이 개시된다.
본 발명은 임의의 자리 비트인 i번째 비트가 부호를 나타내는 부호비트와 크기를 나타내는 크기비트로 구성되는 부호수인 제1 부호수 및 제2 부호수에 대하여,상기 제1 부호수의 i번째 비트와 상기 제2 부호수의 i번째 비트를 합산하여 음의수인 제1 합의 i번째 비트와 부호수인 제1 캐리의 i+1번째 비트를 생성하는 제1연산부, 상기 제1 합의 i번째 비트를 부호를 갖지 않는 이진수로 변환한 제2 합의 i번째 비트를 생성하고, 상기 제2 합의 i번째 비트에 따라 상기 제1 캐리의 i+1번째 비트를 변환시켜 부호수인 제2 캐리의 i+1번째 비트를 생성하는 제2연산부, 상기 제2 캐리의 i번째 비트와 상기 제2 합의 i번째 비트를 합산하여 덧셈 결과값을 생성하는 결과값 산출부, 제1입력값에 따라, 제2입력값, 상기 제1입력값 및 제2입력값을 이용한 모듈러값, 상기 모듈러값과 제2입력값을 합산한 값 또는 0 중 어느 하나를 선택하여 상기 제1연산부의 제2부호수로 출력하는 멀티플렉서, 상기 제1입력값에 따라 상기 멀티플레서를 제어하여 제2입력값의 덧셈 여부를 결정하는 변환기, 상기 결과값 산출부의 덧셈 결과값을 쉬프트 연산한 쉬프트값을 상기 제1연산부의 제1부호수로 출력하는 쉬프트 레지스터, 및 상기 쉬프트값을 이용하여 제1입력값 및 제2입력값의 곱셈 연산 결과를 생성하는 입출력 버퍼부를 포함한다.
본 발명에 의하면, 공간 복잡도와 시간 복잡도를 줄여 성능을 향상시키고, 제조 비용을 감소시킬 수 있는 효과가 있다. 또한, 또한, 부호수의 특징을 이용하여 하이 래딕스(High-radix) 연산을 적용 할 경우, 2의 보수 연산에서 고려해야 하는 캐리 전파를 고려하지 않아도 되는 추가적인 성능 향상을 가능하게 한다.-
公开(公告)号：KR1020070105415A
公开(公告)日：2007-10-31
申请号：KR1020060037460
申请日：2006-04-26
Applicant: 고려대학교 산학협력단
CPC classification number: G06F7/728 , G06F7/5336 , G06F7/74
Abstract: A multiplier using encoding and a method thereof are provided to improve performance and decrease a manufacturing cost by performing addition with an encoding technique or performing multiplication applying the encoding technique. A first operator(410) generates an i-th bit of the first sum, which is a negative number, and an i+1-th bit of a first carry, which is a sign number, by adding the i-th bit of a first and second sign number. A second operator(420) generates the i-th bit of a second sum converting the i-th bit of the second sum into a binary number having no sign and the i+1-th bit, which is the sign number, by converting the i+1 th bit of the first carry according to the i-th bit of the second sum. A result calculator(430) generates an addition result by adding the i-th bit of the second carry and sum. A converter determines the addition of the second input value by controlling a multiplexer according to the first input value. A shift registers outputs a shift value for the first sign number of the first operator by shifting the addition result. An I/O(Input/Output) buffer generates a multiplication result of the first and second input value by using the shift value.
Abstract translation: 提供使用编码的乘法器及其方法，以通过使用编码技术执行加法或执行采用编码技术的乘法来提高性能并降低制造成本。 第一运算符（410）通过将第i个位的第i个比特加到第一个乘法运算符（410）中，生成作为一个负号的第一个和的第i个比特和第一个进位的第i + 1个比特， 第一和第二个号码。 第二运算符（420）生成第二和的第i个比特，其将第二和的第i个比特转换为无符号的二进制数和作为符号数的第i + 1比特 根据第二和的第i位，第一进位的第i + 1位。 结果计算器（430）通过将第二进位和和的第i位相加来产生相加结果。 A转换器通过根据第一输入值控制多路复用器来确定第二输入值的相加。 移位寄存器通过移位相加结果输出第一运算符的第一符号号的移位值。 I / O（输入/输出）缓冲器通过使用移位值产生第一和第二输入值的相乘结果。
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公开(公告)号：KR1020070056743A
公开(公告)日：2007-06-04
申请号：KR1020050115773
申请日：2005-11-30
Applicant: 고려대학교 산학협력단
IPC: G06F7/496
Abstract: A Karatsuba multiplying method for reducing unnecessary calculation is provided to reduce an unnecessary calculation by reducing space/time complexity in an elliptic curve Karatsuba parallel multiplier defined in a conventional binary body. An order of an input value is checked. In case that the order of the input value is higher than seven, initialization for the inputted value and a coefficient for an operation is performed. If the initialization is completed, a sum of each input value is found by performing previous addition for the inputted values. A target value is found by performing an NRHKOA(Non-Redundant Half Karatusba-Ofman Algorithm) after finding the sum. Output is found by replacing the inputted value with the target value and recursively repeating steps from the second step.
Abstract translation: 提供了用于减少不必要的计算的Karatsuba乘法方法，以通过减少常规二进制体中定义的椭圆曲线Karatsuba并行乘法器中的空间/时间复杂度来减少不必要的计算。 检查输入值的顺序。 在输入值的顺序大于7的情况下，执行输入值的初始化和操作的系数。 如果初始化完成，则通过对输入的值执行先前的相加来找到每个输入值的和。 通过在求和之后执行NRHKOA（Non-Redundant Half K Apparatusba-Ofman算法）来找到目标值。 通过用目标值替换输入值并从第二步递归地重复步骤来找到输出。
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