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公开(公告)号：KR1020170061923A
公开(公告)日：2017-06-07
申请号：KR1020150167100
申请日：2015-11-27
Applicant: 삼성전자주식회사
CPC classification number: G10L15/22 , G06F17/30654 , G06K9/00255 , G10L13/043 , G10L15/265 , G10L2013/083 , G10L2015/227 , G10L2015/228 , H04N7/183
Abstract: 통신인터페이스및 프로세서를포함하고, 상기프로세서는, 상기전자장치의사용자에대응하는음성신호를획득하고, 상기음성신호의상기획득과연관하여, 상기사용자와관련된상황정보를확인하고, 상기상황정보가제 1 지정된조건을만족하면, 상기음성신호에대응하는제 1 응답정보를결정하고, 상기상황정보가제 2 지정된조건을만족하면, 상기음성신호에대응하는제 2 응답정보를결정하고및 상기제 1 응답정보및 상기제 2 응답정보중 대응하는응답정보의적어도일부를, 상기전자장치와기능적으로연결된출력장치또는상기전자장치에대한외부전자장치로전송하도록설정된전자장치전자장치가개시된다. 이외에도명세서를통해파악되는다양한실시예가가능하다.
Abstract translation: 通信接口和处理器，其中处理器获得与电子设备的用户相对应的语音信号，确认与用户有关的关于语音信号的获取的背景信息， 1确定所述语音信号对应的第一响应信息，若满足所述第二指定条件，则确定所述语音信号对应的第二响应信息， 电子设备电子设备，被配置为将所述第二响应信息的所述响应信息和对应的响应信息中的至少一些传输到与所述电子设备可操作地关联的输出设备或所述电子设备的外部电子设备。 通过说明书已知的各种实施例也是可能的。
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公开(公告)号：KR101393308B1
公开(公告)日：2014-05-12
申请号：KR1020080009681
申请日：2008-01-30
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/28052 , H01L29/66545
Abstract: 실리사이드화 공정을 포함하는 반도체 소자의 제조 방법에 관하여 개시한다. 반도체 기판상에 도전층을 포함하는 복수의 구조를 형성한다. 복수의 구조 각각의 양 측벽에 도전층의 측벽을 덮는 절연 스페이서를 형성한다. 반도체 기판상에서 절연 스페이서에 의해 한정되는 공간을 채우는 층간절연막을 형성한다. 복수의 구조에서 도전층의 상면을 노출시킨다. 반도체 기판의 상면이 절연막에 의해 덮인 상태에서 상기 도전층의 상면으로부터 성장된 Si 함유 물질로 이루어지는 에피층을 형성한다. 금속 실리사이드화 공정에 의해 에피층으로부터 금속 실리사이드층을 형성한다.
금속 실리사이드, 게이트, 절연 스페이서, 에피층, 리세스 영역-
公开(公告)号：KR1020120092752A
公开(公告)日：2012-08-22
申请号：KR1020110001073
申请日：2011-01-05
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823807 , H01L21/823814 , H01L29/4232
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce contact resistance for a PMOS and an NMOS by forming a silicide layer having a suitable work function for a PMOS transistor and an NMOS transistor. CONSTITUTION: A substrate(100) in which a first area(I) and a second area(II) are defined is provided. A first gate(150) and a first source and drain region(160) are formed in the first area of the substrate. The first source and drain region comprise a first low concentration impurity region(162) and a first high concentration impurity region(164). A second gate(250) and a second source and drain region(260) are formed in the second area of the substrate. The second source and drain region comprise a second low concentration impurity region(262) and a second high concentration impurity region(264).
Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过形成具有适用于PMOS晶体管和NMOS晶体管的功函数的硅化物层来降低PMOS和NMOS的接触电阻。 构成：设置有第一区域（I）和第二区域（II）的衬底（100）。 第一栅极（150）和第一源极和漏极区域（160）形成在衬底的第一区域中。 第一源极和漏极区域包括第一低浓度杂质区域（162）和第一高浓度杂质区域（164）。 第二栅极（250）和第二源极和漏极区域（260）形成在衬底的第二区域中。 第二源极和漏极区域包括第二低浓度杂质区域（262）和第二高浓度杂质区域（264）。
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公开(公告)号：KR1020110041760A
公开(公告)日：2011-04-22
申请号：KR1020090098742
申请日：2009-10-16
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L29/66621 , H01L21/76831 , H01L21/76885 , H01L21/76889 , H01L21/76897 , H01L27/10814 , H01L27/10855 , H01L27/10885 , H01L27/10888 , H01L27/10894 , H01L29/4236 , H01L29/665 , H01L29/78
Abstract: PURPOSE: A wiring structure and a formation method thereof are provided to reduce the overall resistance of the wiring structure by comprising the metal silicide having the low resistance. CONSTITUTION: An insulating layer(102) including the contact hole is formed in the top of the substrate. The first contact plug(110a) and the conductive line filling the contact hole are included as one body. The conductive line is projected to the upper side of insulation film. The conductive line surface comprises the first interconnection including the metal silicide. The inter-layer insulating film(116) filling a gap between the first interconnection is formed. The inter-layer insulating film and the second contact plug passing through the insulating layer are formed.
Abstract translation: 目的：提供一种布线结构及其形成方法，以通过包含具有低电阻的金属硅化物来降低布线结构的整体电阻。 构成：在基板的顶部形成包括接触孔的绝缘层（102）。 第一接触插头（110a）和填充接触孔的导线被包括为一体。 导电线投影到绝缘膜的上侧。 导线表面包括包括金属硅化物的第一互连。 形成填充第一互连间隙的层间绝缘膜（116）。 形成穿过绝缘层的层间绝缘膜和第二接触插塞。
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公开(公告)号：KR1020100106113A
公开(公告)日：2010-10-01
申请号：KR1020090024574
申请日：2009-03-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L29/7827 , H01L27/10876 , H01L29/456 , H01L29/66666
Abstract: PURPOSE: A method of manufacturing semiconductor device is provided to completely remove an oxide film formed on a trench in a post process by forming the oxide film on the bottom of the trench thicker than that of the oxide film on the side of the trench. CONSTITUTION: A plurality of channel structures(20) are formed on a substrate(10). The channel structures are formed by etching a part of the substrate. The gate electrode is formed in both sides of the channel structures. A drain region(50) is formed in the substrate under the channel structures through an ion injection process. A source region(60) is formed on the top of channel structures through the ion injection process. A buried-bit line(30) is formed in the wall of the trench(23) in order to be electrically connected to a drain region. The word line(40) is formed on the top of the substrate.
Abstract translation: 目的：提供一种制造半导体器件的方法，通过在沟槽的底部形成厚于沟槽侧的氧化膜厚度的氧化膜，在后处理中完全去除形成在沟槽上的氧化膜。 构成：在衬底（10）上形成多个通道结构（20）。 通过蚀刻基板的一部分来形成沟道结构。 栅电极形成在通道结构的两侧。 通过离子注入工艺在沟道结构下的衬底中形成漏极区（50）。 通过离子注入工艺在沟道结构的顶部形成源区（60）。 在沟槽（23）的壁中形成掩埋位线（30），以便电连接到漏极区域。 字线（40）形成在基板的顶部。
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Patent Agency Ranking
公开(公告)号：KR1020080049161A
公开(公告)日：2008-06-04
申请号：KR1020060119420
申请日：2006-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76877 , H01L21/288 , H01L21/76843 , H01L27/11
Abstract: A method for manufacturing a stacked semiconductor device is provided to eliminate a strip process by forming a cobalt layer pattern having high selectivity to silicon. One or more interlayer dielectric including a gate structure and at least one single crystalline silicon layer are formed alternately on a single crystalline substrate(100). A contact hole for exposing a surface of the substrate is formed by etching the interlayer dielectric and the single crystalline silicon layer. Cobalt silicide patterns(150a) are formed on a surface part of the exposed substrate and a sidewall part of the exposed single crystalline silicon layer. A metal pattern(154) is formed to fill up the contact hole.
Abstract translation: 提供一种制造叠层半导体器件的方法，通过形成对硅具有高选择性的钴层图案来消除剥离处理。 在单一结晶基板（100）上交替地形成包括栅极结构和至少一个单晶硅层的一个或多个层间电介质。 通过蚀刻层间电介质和单晶硅层来形成用于暴露衬底表面的接触孔。 在暴露的基板的表面部分和暴露的单晶硅层的侧壁部分上形成硅化硅图案（150a）。 形成金属图案（154）以填充接触孔。
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公开(公告)号：KR1020070033731A
公开(公告)日：2007-03-27
申请号：KR1020050088211
申请日：2005-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 트랜지스터 및 이의 제조 방법에서, 트랜지스터는 소스/드레인 영역들을 포함하는 반도체 기판 중 소스/드레인 영역들 사이에 위치하는 일부로부터 돌출되고 실질적으로 기둥 형상을 갖는 채널 구조물, 채널 구조물의 측벽을 감싸는 게이트 산화막 패턴, 게이트 산화막 패턴의 측벽을 감싸는 게이트 전극 및 채널 구조물, 게이트 산화막 패턴 및 게이트 전극 상에 형성되는 금속 실리사이드막 패턴을 포함한다. 따라서 금속 실리사이드막 패턴이 게이트 마스크로 사용되기 때문에 게이트 마스크의 높이를 효과적으로 줄일 수 있다.
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公开(公告)号：KR1020020012657A
公开(公告)日：2002-02-20
申请号：KR1020000045814
申请日：2000-08-08
Applicant: 삼성전자주식회사
IPC: H01L21/3213
Abstract: PURPOSE: A layout structure of a peripheral circuit near a pad of a semiconductor device is provided to effectively reduce a chip area of the semiconductor device, by disposing a metal-oxide-semiconductor(MOS) transistor used as the peripheral circuit in the lower portion of the pad. CONSTITUTION: A metal interconnection of the pad is disposed on the layout structure, connected to the exterior. The MOS transistor is disposed in the lower portion of the metal interconnection of the pad. A gate(220) is disposed in an active region(210) of the lower portion of the metal interconnection so that the MOS transistor comes in contact with the metal interconnection of the pad.
Abstract translation: 目的：提供半导体器件的焊盘附近的外围电路的布局结构，通过在下部设置用作外围电路的金属氧化物半导体（MOS）晶体管，有效地减少半导体器件的芯片面积 的垫。 构成：焊盘的金属互连布置在布局结构上，连接到外部。 MOS晶体管设置在焊盘的金属互连的下部。 栅极（220）设置在金属互连的下部的有源区（210）中，使得MOS晶体管与焊盘的金属互连接触。
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公开(公告)号：KR100157340B1
公开(公告)日：1998-10-15
申请号：KR1019950007514
申请日：1995-03-31
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: [청구 범위에 기재된 발명이 속한 기술분야]
반도체 메모리 소자의 셀어레이의 배열방법에 관한 것이다.
[발명이 해결하려고 하는 기술적 과제]
메모리 셀 구제를 위한 용장성 셀을 구성하는 방법이다.
[발명의 해결방법의 요지]
입력과 출력 단자로 된 가각 라인을 33 컬럼으로 이루어지게 하며, 상기 33 컬럼중 한 개의 컬럼은 메모리 셀 구제를 위한 용장성 셀로 이루어지도록 하는 것을 용지로 한다.
[발명의 중요한 용도]
고집적화와 고속동작이 요구되는 반도체 메모리 소자에 적합하다.-
公开(公告)号：KR1019920006187B1
公开(公告)日：1992-08-01
申请号：KR1019890020114
申请日：1989-12-29
Applicant: 삼성전자주식회사
Inventor： 김대용
IPC: H01L23/528 , H01L27/04
Abstract: The method for forming metallic wirings around devices of a high integrated semiconductor memory comprises forming thin openings on the edge and intermediate portions of the metallic wirings, thereby preventing the generation of cracks on the metallic wirings, and supplying power to an internal circuit sufficiently.
Abstract translation: 用于在高集成半导体存储器的器件周围形成金属配线的方法包括在金属配线的边缘和中间部分形成薄的开口，从而防止在金属配线上产生裂纹，并向内部电路充分供电。
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