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公开(公告)号：KR1020030050091A
公开(公告)日：2003-06-25
申请号：KR1020010080483
申请日：2001-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11519 , H01L21/28273 , H01L27/115 , H01L27/11521
Abstract: PURPOSE: A method for fabricating a flash memory is provided to perform a smooth erase operation by making a tip part of a conductive layer spacer have an acute angle through an additional simple process, and to prevent a programming speed from being decreased by preventing a tunneling gate insulation layer under a floating gate from being thickened. CONSTITUTION: The tunneling gate insulation layer(203) and the first conductive layer are formed on a substrate(201). A sub layer pattern(207) having etch selectivity regarding the first conductive layer is formed on the first conductive layer, including a linear gap in the first direction. The second conductive layer is conformally stacked on the substrate and is blanket-etched to form the second conductive layer spacer(209) connected to the first conductive layer on the sidewall of the sub layer pattern. The first insulation material layer that has an etch selectivity regarding the first conductive layer and the sub layer over the second conductive layer spacer is conformally stacked on the substrate. The first spacer that fills a part of the linear gap and exposes the first conductive layer in the center of the linear gap is formed on the sidewall of the sub layer pattern by performing a blanket anisotropic etch process on the first insulation material layer.
Abstract translation: 目的：提供一种制造闪速存储器的方法，通过使附加简单的工艺使导电层间隔物的尖端部分成锐角，从而通过防止通过防止隧道化而防止编程速度降低，从而进行平滑的擦除操作 浮栅下的栅极绝缘层不会变厚。 构成：在基板（201）上形成有隧道栅绝缘层（203）和第一导电层。 在第一导电层上形成具有关于第一导电层的蚀刻选择性的子层图案（207），包括在第一方向上的线性间隙。 第二导电层被共形堆叠在衬底上并被覆盖蚀刻以形成连接到子层图案的侧壁上的第一导电层的第二导电层间隔物（209）。 对第一导电层和第二导电层间隔层上的子层具有蚀刻选择性的第一绝缘材料层共形堆叠在基板上。 通过在第一绝缘材料层上执行覆盖各向异性蚀刻工艺，在子层图案的侧壁上形成填充线性间隙的一部分并且暴露线性间隙中心的第一导电层的第一间隔物。
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公开(公告)号：KR1020030010212A
公开(公告)日：2003-02-05
申请号：KR1020010045070
申请日：2001-07-26
Applicant: 삼성전자주식회사
IPC: H01L21/3105
CPC classification number: H01L27/115 , H01L27/11521 , H01L29/66553
Abstract: PURPOSE: A method for planarizing a non-volatile memory is provided to remove a stepper portion between a cell region of a flash memory device and a peripheral region of a logic device in a process for forming a word line. CONSTITUTION: A floating gate structure is formed on a cell region of a semiconductor substrate(100). A conductive layer(113) is formed on the floating gate structure and the semiconductor substrate(100). A hard mask layer is formed on the conductive layer(113). The first insulating layer is formed on the hard mask layer. The first insulating layer is removed from the cell region. The first insulating layer pattern is formed on a peripheral region. The hard mask layer is removed from the cell region. The second insulating layer(125) is formed on the first insulating layer pattern. The cell region and the peripheral region are planarized by removing the second insulating layer(125) and the first insulating layer pattern. A word line is formed on both sidewalls of the floating gate structure by patterning the conductive layer(113). A gate of a logic device is formed on the peripheral region.
Abstract translation: 目的：提供用于平坦化非易失性存储器的方法，以在形成字线的过程中去除闪速存储器件的单元区域与逻辑器件的外围区域之间的步进器部分。 构成：在半导体衬底（100）的单元区域上形成浮栅结构。 在浮栅结构和半导体衬底（100）上形成导电层（113）。 在导电层（113）上形成硬掩模层。 第一绝缘层形成在硬掩模层上。 第一绝缘层从电池区域移除。 第一绝缘层图案形成在周边区域上。 从单元区域去除硬掩模层。 第二绝缘层（125）形成在第一绝缘层图案上。 通过去除第二绝缘层（125）和第一绝缘层图案来平坦化单元区域和周边区域。 通过图案化导电层（113），在浮栅结构的两个侧壁上形成字线。 逻辑器件的栅极形成在周边区域上。
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公开(公告)号：KR100368594B1
公开(公告)日：2003-01-24
申请号：KR1020010009325
申请日：2001-02-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/788 , H01L21/8247
CPC classification number: H01L27/11521 , H01L21/28273 , H01L21/76895 , H01L27/115 , H01L27/11524 , H01L29/42324 , H01L29/66825 , H01L29/7887
Abstract: A split-gate flash memory includes a first gate insulating layer formed on a semiconductor substrate; a floating gate formed on the first gate insulating layer; a first spacer surrounding the floating gate and a side wall; a first junction region formed on a predetermined portion of the semiconductor substrate between two adjacent floating gates and having an opposite conductivity to that of the semiconductor substrate; a first conductive line formed on the first junction region between two adjacent first spacers; a second gate insulating layer formed on both a predetermined portion of the semiconductor substrate and the side wall of the first spacer; a word line formed on the second gate insulating layer, and having a vertical side wall and a uniform width; a second spacer formed on the vertical side wall of the word line; a second junction region formed on a portion of the semiconductor substrate adjacent the second spacer and having the same conductivity as the first junction region; an interlayer insulator formed over the whole surface of the semiconductor and having a contact hole, the contact hole formed on a portion of the second junction region; and a second conductive line formed on the interlayer insulator and contacting the second junction region through the contact hole.
Abstract translation: 分栅快闪存储器包括形成在半导体衬底上的第一栅极绝缘层; 形成在所述第一栅极绝缘层上的浮置栅极; 围绕所述浮动栅极和侧壁的第一间隔件; 第一结区，形成在所述半导体衬底的预定部分之间，位于两个相邻的浮栅之间，并具有与所述半导体衬底的导电性相反的导电性; 形成在两个相邻第一间隔物之间的第一结区上的第一导线; 第二栅极绝缘层，形成在所述半导体衬底的预定部分和所述第一隔离物的所述侧壁上; 形成在所述第二栅极绝缘层上并具有垂直侧壁和均匀宽度的字线; 形成在字线的垂直侧壁上的第二间隔件; 第二结区，形成在所述半导体衬底的与所述第二间隔物相邻的部分上，并具有与所述第一结区相同的导电性; 层间绝缘体，形成在半导体的整个表面上并具有接触孔，接触孔形成在第二结区的一部分上; 以及形成在层间绝缘体上并通过接触孔与第二结区接触的第二导线。
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公开(公告)号：KR100346189B1
公开(公告)日：2002-07-26
申请号：KR1019990064123
申请日：1999-12-28
Applicant: 삼성전자주식회사
IPC: C03B8/04
CPC classification number: C03B19/12 , C03B19/1065 , C03B2201/31 , C03C3/06 , C03C2201/31 , C03C2203/54
Abstract: 본발명은첨가제가도핑된실리카글래스제조방법에있어서, 실리카입자를분산매질에넣고분산시킨후 첨가제를함유한가스를첨가하고, 이를건조및 가열하여분쇄함으로써첨가제가도핑된실리카파우더를생성하는파우더제조과정과; 상기파우더제조과정에의해생성된실리카파우더를출발물질로사용하여첨가제가도핑된실리카글래스를생산하는실리카글래스제조과정을포함함을특징으로하는첨가제가도핑된고순도실리카글래스의제조방법을제공한다.
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公开(公告)号：KR1020010061626A
公开(公告)日：2001-07-07
申请号：KR1019990064123
申请日：1999-12-28
Applicant: 삼성전자주식회사
IPC: C03B8/04
CPC classification number: C03B19/12 , C03B19/1065 , C03B2201/31 , C03C3/06 , C03C2201/31 , C03C2203/54
Abstract: PURPOSE: A process for preparing the titled silica glass by using silica powder uniformly doped with a dopant from the forming process of a sol is provided. Whereby, silica glass having low dry shrinkage rate and crack generating rate can be obtained. CONSTITUTION: This process comprises the steps of preparing silica powder doped with a dopant by adding dopant-containing gas, drying at 100deg.C or less, heating at 900deg.C or less and grinding after insertion of silica particles into a dispersive medium and dispersion; and preparing silica glass doped with a dopant by using the obtained silica powder as a starting material.
Abstract translation: 目的：提供一种通过使用从溶胶的形成过程均匀掺杂掺杂剂的二氧化硅粉末制备标题为二氧化硅玻璃的方法。 由此，可以获得具有低干收缩率和裂纹产生速率的石英玻璃。 构成：该方法包括以下步骤：通过添加含掺杂剂的气体制备掺杂掺杂剂的二氧化硅粉末，在100℃以下干燥，加热至900℃以下，在将二氧化硅粒子插入分散介质后进行研磨和分散 ; 并通过使用所获得的二氧化硅粉末作为起始材料制备掺杂有掺杂剂的二氧化硅玻璃。
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Patent Agency Ranking
公开(公告)号：KR1020010053949A
公开(公告)日：2001-07-02
申请号：KR1019990054523
申请日：1999-12-02
Applicant: 정보통신연구진흥원 , 주식회사 케이티 , 주식회사 머큐리 , 주식회사 엘지전선 , 삼성전자주식회사 , 한국쓰리엠 주식회사 , 한국몰렉스 유한회사 , 대한전선 주식회사
IPC: G02B6/46
Abstract: PURPOSE: A connector shelf for an optical patch board is provided to facilitate a connection and a maintenance of the connector and to enable a high density packaging of a cable. CONSTITUTION: In a connector shelf for an optical patch board, a holding member(22) includes the first cable guide(24) having a guide prominence thereunder to guide a lead-in cable to one side thereon. A slide base plate(25) is mounted as to allow to slide forwardly and backwardly. A long slot is formed in the one side on the upper plane of the slide base plate to accomodate the first cable guide. The second cable guide(27) and a mandrill(28) are mounted to the other side on the upper plane of the holding member to guide and hold the lead-in cable. A panel(29) is mounted on the upper plane in the forward of the slide base plate and has many adapters.
Abstract translation: 目的：提供用于光学接线板的连接器架，以便于连接器的连接和维护，并且能够实现电缆的高密度封装。 构成：在用于光学接插板的连接器搁架中，保持构件（22）包括第一电缆引导件（24），其具有引导突出部，以将引入电缆引导到其一侧。 安装滑动基板（25）以允许向前和向后滑动。 在滑动基板的上平面上的一侧形成有长槽，以容纳第一缆索引导件。 第二缆索引导件（27）和心轴（28）安装在保持构件的上平面上的另一侧，以引导和保持引入电缆。 面板（29）安装在滑板底板前方的上平面上，并具有许多适配器。
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公开(公告)号：KR1019990080755A
公开(公告)日：1999-11-15
申请号：KR1019980014222
申请日：1998-04-21
Applicant: 삼성전자주식회사
IPC: H01L21/8239
Abstract: 메모리 셀의 고집적화가 가능하도록 한 비휘발성 반도체 소자 제조방법이 개시된다. 제 1 게이트 절연막과 도전성막이 순차 적층된 반도체 기판 상에 상기 도전성막의 표면이 소정 부분 노출되도록 산화방지막을 형성하고, 상기 도전성막의 표면 노출부에만 선택적으로 아이솔레이션 절연막을 형성한 다음, 상기 산화방지막을 제거한다. 상기 아이솔레이션 절연막을 마스크로 상기 도전성막을 식각하여 제 1 게이트 전극을 형성하고, 상기 제 1 게이트 전극의 양 측벽을 포함한 제 1 게이트 절연막 상에 제 2 게이트 절연막을 형성한 다음, 상기 아이솔레이션 절연막의 중앙부 표면이 소정 부분 노출되도록, 그 양 에지부를 포함한 상기 제 2 게이트 절연막 상의 소정 부분에 걸쳐 제 2 게이트 전극을 형성하고, 상기 아이솔레이션 절연막의 표면 노출부 하측에 위치한 상기 기판 표면이 소정 부분 노출되도록 상기 아이솔레이션 절연막과 상기 제 1 게이트 전극을 식각하여, 상기 제 1 게이트 전극을 분리하는 공정으로 이루어진다. 그 결과, 1) 공정 변경을 통하여 제 1 게이트 전극의 선폭을 사진식각공정에서 허용하는 사이즈 이하로 가져갈 수 있게 되므로 제 1 게이트 전극의 전체 길이를 기존보다 작은 사이즈로 형성할 수 있게 되고, 2) 서로 분리된 아이솔레이션 절연막의 일측에만 버즈 빅이 형성되므로 버즈 빅에 의해 제 1 게이트 전극의 선폭이 증가하는 것을 최소화할 수 있게 된다.
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公开(公告)号：KR100224761B1
公开(公告)日：1999-10-15
申请号：KR1019970012282
申请日：1997-04-03
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 낸드형 이이피롬 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명의 일실시예에 따른 낸드형 이이피롬의 유닛 셀(또는 스트링)들은 전기적으로는 일단(공통 소오스 영역)에서 서로 접속되지만 각각 독립적인 특정 전압이 제공된다. 즉, 유닛 셀 별로 동작 전압이 제공되고, 이와 동시에 인접한 다른 유닛 셀은 그 전압으로 부터 절연된다. 따라서, 비 선택된 셀이 프로그램되는 오버 프로그램을 방지할 수 있고, 별도의 프로그램 방지 전압을 제공할 필요가 없어 동작 속도가 증가되며 소자 절연 특성을 강화시킬 필요가 없다. 또한, 종래의 페이지 단위 또는 블럭 단위 방식의 소거가 아닌 비트 단위의 소거가 가능하다.
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