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1.发明公开측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을구비하는 반도체장치 및 측정용 패턴을 이용한반도체장치의 측정방법 有权具有测量图案的半导体器件通过减少测量缺陷来测量可靠性和使用其的半导体器件的测量方法
公开(公告)号：KR1020040105005A
公开(公告)日：2004-12-14
申请号：KR1020030035603
申请日：2003-06-03
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A semiconductor device and a measuring method of the semiconductor device using the same is provided to reduce a dishing defect, thereby enhancing a measurement reliability by improving a measuring pattern. CONSTITUTION: A semiconductor device has a chip region for integrated circuit and a scribe region surrounding the chip region. A measuring pattern (42) is formed in the scribe region to have a trench shape in the substrate. A plurality of dummy patterns is formed in the measuring pattern, thereby reducing the surface area of the measuring pattern. In spite of the succeeding process of CMP(Chemical and Mechanical Polishing), a dishing defect due to large surface area is capable of being reduced.
Abstract translation: 目的：提供半导体器件和使用其的半导体器件的测量方法以减少凹陷缺陷，从而通过改进测量图案来提高测量可靠性。 构成：半导体器件具有用于集成电路的芯片区域和围绕芯片区域的划线区域。 在划片区域中形成测量图案（42），以在衬底中具有沟槽形状。 在测量图形中形成多个虚设图案，从而减小测量图案的表面积。 尽管CMP（化学和机械抛光）的成功进程，由于表面积大而导致的凹陷缺陷能够减少。
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公开(公告)号：KR1020030078207A
公开(公告)日：2003-10-08
申请号：KR1020020017090
申请日：2002-03-28
Applicant: 삼성전자주식회사
IPC: G11C16/06
CPC classification number: H01L27/11556 , H01L27/115
Abstract: PURPOSE: Nonvolatile memory cells having a split gate structure and a fabrication method thereof are provided, which have a spacer type floating gate formed in a trench region and a common source line overlapped with a side wall of the floating gate, and maximize a coupling ratio without regard to a coupling depth of a source region and a thickness of the floating gate. CONSTITUTION: An isolation film confines an active region(57a) by being formed on a region of a semiconductor substrate. A cell trench region(61) is formed on a part of the active region, and has a pair of first side walls parallel with a direction crossing the active region, and a pair of second side walls parallel with the active region and a bottom plane. A pair of insulated floating gates(65a) are formed on the first side walls and are separated each other. A source region is formed on the bottom plane of the cell trench region. A common source line(73) is intervened between the pair of floating gates, and is prolonged along the direction crossing the active region, and is connected to the source region electrically and passes through the inside of the isolation film. A pair of insulated word lines(77) cover the active regions adjacent to each floating gate, and are prolonged to be parallel with the common source line. And drain regions are formed on the active regions adjacent to the word lines and are located on an opposite side to the common source line. And the drain regions are spaced apart from the first side walls.
Abstract translation: 目的：提供具有分离栅极结构的非易失性存储单元及其制造方法，其具有形成在沟槽区域中的间隔型浮动栅极和与浮置栅极的侧壁重叠的公共源极线，并且使耦合比 而不考虑源极区域的耦合深度和浮动栅极的厚度。 构成：隔离膜通过形成在半导体衬底的区域上而限制有源区（57a）。 在有源区域的一部分上形成有单元沟道区域（61），并且具有与与有源区域交叉的方向平行的一对第一侧壁和与有源区域平行的一对第二侧壁和底面 。 一对绝缘浮动栅极（65a）形成在第一侧壁上并彼此分离。 源区域形成在单元沟槽区域的底平面上。 公共源极线（73）介于一对浮置栅极之间，并且沿着与有源区域交叉的方向延伸，并且电连接到源极区域并通过隔离膜的内部。 一对绝缘字线（77）覆盖与每个浮动栅极相邻的有源区，并被延长以与公共源极线平行。 并且漏极区域形成在与字线相邻的有源区域上，并且位于与公共源极线相反的一侧。 并且漏极区域与第一侧壁间隔开。
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公开(公告)号：KR1020090007139A
公开(公告)日：2009-01-16
申请号：KR1020070070812
申请日：2007-07-13
Applicant: 삼성전자주식회사
CPC classification number: B41J2/14072 , B41J2/14129 , B41J2/1601 , B41J2/1628 , B41J2/1631 , B41J2/1642 , B41J2202/03 , B41J2202/13 , Y10T29/49401
Abstract: An inkjet print head and a manufacturing method thereof are provided to form a heating element at the same time in the same method as the process for forming the gate electrode of transistor. An inkjet print head comprises a heating element(22) which is laminated on a substrate and heats up ink, a transistor which has a gate electrode(23) and drives the heating element, a chamber layer forming an ink chamber(71) on the top of the heating element, and a nozzle layer(80) which is laminated on the chamber layer and in which a nozzle(81) spraying ink is formed, wherein the gate electrode and the heating element have a metal silicide layer(32) formed through the salicide process.
Abstract translation: 提供喷墨打印头及其制造方法，以与用于形成晶体管的栅电极的工艺相同的方法同时形成加热元件。 喷墨打印头包括层叠在基板上并加热油墨的加热元件（22），具有栅电极（23）并驱动加热元件的晶体管，在其上形成墨室（71）的室层 加热元件的顶部和层叠在室层上并且形成喷墨（81）的喷嘴（81）的喷嘴层（80），其中栅电极和加热元件具有形成的金属硅化物层（32） 通过自杀过程。
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公开(公告)号：KR100585146B1
公开(公告)日：2006-05-30
申请号：KR1020040044097
申请日：2004-06-15
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42324 , H01L29/7885
Abstract: 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트 및 콘트롤 게이트를 형성하기 전에 반도체 기판상에 마스크 패턴을 형성한 후, 상기 마스크 패턴의 측벽에 의하여 자기정렬되도록 플로팅 게이트 및 콘트롤 게이트를 차례로 형성한다. 메모리 셀을 구성하는 플로팅 게이트는 기판의 주면에 평행한 제1 면과, 기판의 주면에 수직인 제2 면과, 제1 면과 제2 면과의 사이에 연장되어 있는 커브면을 가진다. 콘트롤 게이트는 플로팅 게이트의 제1 면의 연장선과 플로팅 게이트의 제2 면의 연장선과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트의 커브면 위에 형성되어 있다.
스플릿 게이트, 플래쉬 메모리, 메모리 셀, 얼라인 마진-
公开(公告)号：KR1020050051048A
公开(公告)日：2005-06-01
申请号：KR1020030084733
申请日：2003-11-26
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11526 , H01L21/28273 , H01L27/11521 , H01L27/11536 , H01L29/66553 , H01L29/66825
Abstract: 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법을 개시한다. 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법은, 고전압 영역 및 저전압 영역으로 구분되는 주변 회로 영역과 셀 영역을 갖는 반도체 기판의 상기 셀 영역에 플로팅 게이트 구조물을 형성하는 단계와, 상기 결과물 전면 상에 제 1 절연막을 형성하는 단계와, 상기 셀 영역에 형성된 상기 제 1 절연막을 제거하는 단계와, 상기 결과물 전면 상에 산화막을 형성하여 상기 셀 영역에 제 2 절연막을 형성하고 상기 주변 회로 영역에 제 3 절연막을 형성하는 단계와, 상기 저전압 영역에 형성된 제 3 절연막을 제거하는 단계와, 상기 결과물 전면 상에 산화막을 형성하여 상기 셀 영역에 제어 게이트 절연막 및 터널링 절연막을 형성하고 고전압 영역에 고전압 게이트 절연막을 형성하고 상기 저전압 영역에 저전압 게이트 절연막을 형성하는 단� �를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR100455379B1
公开(公告)日：2004-11-06
申请号：KR1020020009323
申请日：2002-02-21
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/42324 , H01L29/7881
Abstract: In a method for manufacturing a flash memory device, a first gate insulating film, a first gate conductive film, and a second insulating film are sequentially formed on a semiconductor substrate. A region where a first gate is to be formed is defined by etching the second insulating film to expose an upper portion of the first gate conductive film. Second conductive film spacers are formed along sidewalls of the etched second insulating film. An oxide film is formed on the exposed surface of the second conductive film spacers and the first gate conductive film. Silicon insulating spacers are formed on the sidewalls of the etched second insulating film. A source junction contact hole is formed by etching the first gate conductive film and the first gate insulating film by using the second insulating film and the silicon insulating film spacers as a mask. A source junction contact fill is formed filling the source junction contact hole. The first gate is formed by sequentially removing the second insulating film and the first gate conductive film.
Abstract translation: 在用于制造闪存器件的方法中，在半导体衬底上顺序地形成第一栅极绝缘膜，第一栅极导电膜和第二绝缘膜。 通过蚀刻第二绝缘膜以暴露第一栅极导电膜的上部来限定将要形成第一栅极的区域。 沿蚀刻的第二绝缘膜的侧壁形成第二导电膜间隔物。 在第二导电膜间隔物和第一栅极导电膜的暴露表面上形成氧化物膜。 硅绝缘间隔物形成在蚀刻的第二绝缘膜的侧壁上。 通过使用第二绝缘膜和硅绝缘膜间隔物作为掩模来蚀刻第一栅极导电膜和第一栅极绝缘膜来形成源极接触孔。 形成填充源接点接触孔的源结接触填充物。 第一栅极通过依次去除第二绝缘膜和第一栅极导电膜而形成。
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公开(公告)号：KR100442090B1
公开(公告)日：2004-07-27
申请号：KR1020020017090
申请日：2002-03-28
Applicant: 삼성전자주식회사
IPC: G11C16/06
CPC classification number: H01L27/11556 , H01L27/115
Abstract: Nonvolatile memory cells having a split gate structure and methods of fabricating the same are provided. The nonvolatile memory cells include active regions defined at a predetermined region of a semiconductor substrate. A portion of each of the active regions is etched to form a cell trench region. Insulated floating gates are disposed on a pair of sidewalls parallel with the direction that crosses the active region. A source region is disposed at a bottom surface of the cell trench region. A gap region between the floating gates is filled with a common source line electrically connected to the source region. The common source line is extended along the direction that crosses the active regions. The active regions, which are adjacent to the floating gates, are covered with word lines parallel with the common source line. Drain regions are disposed in the active regions adjacent to the word lines. The drain regions are electrically connected to bit lines that cross over the word lines.
Abstract translation: 提供了具有分裂栅极结构的非易失性存储单元及其制造方法。 非易失性存储器单元包括限定在半导体衬底的预定区域处的有源区。 蚀刻每个有源区的一部分以形成单元沟槽区。 绝缘的浮动栅极设置在平行于与有源区交叉的方向的一对侧壁上。 源区设置在单元沟槽区的底表面处。 浮置栅极之间的间隙区域填充有与源极区域电连接的公共源极线。 公共源极线沿着跨越有源区域的方向延伸。 与浮置栅极相邻的有源区域被与公共源极线平行的字线覆盖。 漏极区域设置在与字线相邻的有源区域中。 漏极区域电连接到跨过字线的位线。
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公开(公告)号：KR100435261B1
公开(公告)日：2004-06-11
申请号：KR1020020046499
申请日：2002-08-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115
Abstract: The method of manufacturing a split gate flash memory device includes the steps of (a) providing a semiconductor substrate of a conductivity type opposite to that of a first junction region; (b) sequentially forming a first dielectric film, a first conductive film, a second dielectric film and a third dielectric film on an overall upper face of the substrate; (c) etching the third dielectric film by a given thickness so as to expose the second dielectric film; (d) removing the exposed second dielectric film, and eliminating the remaining third dielectric film; (e) etching the first conductive film and the second dielectric film by a given thickness so as to partially expose the first conductive line and the first conductive film; (f) forming a fourth dielectric film on a portion of the exposed first conductive line and first conductive film; (g) eliminating the remaining second dielectric film remained, and exposing the first conductive film provided in a lower part thereof; and (h) etching the first dielectric film and the first conductive film exposed by the removal of the second dielectric film using the fourth dielectric film as an etch mask, and forming a second gate dielectric film and a word line.
Abstract translation: 制造分栅快闪存储器件的方法包括以下步骤：（a）提供导电类型与第一结区的导电类型相反的半导体衬底; （b）在衬底的整个上表面上顺序地形成第一电介质膜，第一导电膜，第二电介质膜和第三电介质膜; （c）将第三电介质膜蚀刻一定的厚度以暴露第二电介质膜; （d）去除暴露的第二介电膜，并去除剩余的第三介电膜; （e）将所述第一导电膜和所述第二电介质膜蚀刻预定的厚度，以部分暴露所述第一导电线和所述第一导电膜; （f）在暴露的第一导线和第一导电膜的一部分上形成第四介电膜; （g）除去剩余的第二电介质膜，并暴露设置在其下部的第一导电膜; （h）使用第四电介质膜作为蚀刻掩模，蚀刻通过去除第二电介质膜而暴露的第一电介质膜和第一导电膜，以及形成第二栅极电介质膜和字线。
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公开(公告)号：KR101206812B1
公开(公告)日：2012-11-30
申请号：KR1020070066089
申请日：2007-07-02
Applicant: 삼성전자주식회사
CPC classification number: B41J2/14129 , B41J2/1603 , B41J2/1628 , B41J2/1629 , B41J2/1631 , B41J2/1645 , B41J2002/14387 , Y10T29/49401
Abstract: 개시된 본 발명에 의한 잉크젯 프린트헤드는 기판과, 기판 위에 구비되고 요홈을 갖는 절연층과, 요홈의 상부에 구비되고 상면이 오목하게 휘어진 발열체와, 발열체에 전류를 인가하기 위해 발열체에 접하는 전극과, 발열체의 상부에 구비되는 챔버층과, 챔버층의 상부에 구비되고 노즐을 갖는 노즐층을 포함하는 것을 특징으로 한다. 이러한 본 발명에 의하면, 발열체의 형상을 굴곡형으로 하여 발열체의 길이를 길게 함으로써 발열체의 저항을 높일 수 있다. 따라서, 인가 전류 변화에도 발열체가 보다 안정적으로 작동할 수 있고, 인쇄가 보다 양호하게 이루어질 수 있다.
잉크젯 프린트헤드, 발열체, 저항, 굴곡형-
公开(公告)号：KR100800467B1
公开(公告)日：2008-02-04
申请号：KR1020020000503
申请日：2002-01-04
Applicant: 삼성전자주식회사
IPC: H01L21/8247
Abstract: 본 발명은 셀렉트 게이트 전극의 선폭을 일정하게 할 수 있는 스플릿 게이트 플래쉬 메모리 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상부에, 플로팅 게이트 전극을 포함하는 한 쌍의 스페이서를 형성한다. 다음, 상기 스페이서 사이의 반도체 기판에 소오스 영역을 형성하고, 상기 스페이서 사이의 공간에 소오스 영역과 콘택되도록 소오스 라인을 형성한다. 그후, 상기 스페이서 및 소오스 라인을 포함하는 반도체 기판 상부에 게이트 산화막을 형성하고, 상기 게이트 산화막 상부에 셀렉트 게이트용 도전층을 형성한다. 상기 셀렉트 게이트용 도전층 상부에 반사 방지막을 형성하고, 상기 셀렉트 게이트용 도전층 상부에 실리콘 질화막을 증착한다. 그후, 상기 소오스 라인의 표면이 노출되도록 실리콘 질화막, 반사 방지막 및 셀렉트 게이트용 도전층을 화학적 기계적 연마하고, 상기 셀렉트 게이트용 도전층 양 측벽에 있는 반사 방지막을 선택적으로 제거한다. 이어서, 상기 반도체 기판 결과물을 열산화하여, 상기 셀렉트 게이트용 도전층의 측벽과 상부 표면 및 소오스 라인 표면에 산화막 패턴을 형성하고, 상기 산화막 패턴을 마스크로 하여, 상기 셀렉트 게이트용 도전층을 식각하여, 셀렉트 게이트 전극을 형성한다.
스플릿 게이트, 셀렉트 게이트, 반사 방지막
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