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公开(公告)号：KR100393221B1
公开(公告)日：2003-07-31
申请号：KR1020010019943
申请日：2001-04-13
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: PURPOSE: A silicon-on-insulator(SOI) field-effect-transistor(FET) including a body contact for removing a floating body effect is provided to reduce an occupying area and to prevent an abnormal operation of a circuit caused by contact capacitance, by eliminating the need to additionally form an metal interconnection for supplying power source to a body. CONSTITUTION: A buried oxide layer(51) is formed on a semiconductor substrate(50). The body constituting an active region is formed on the buried oxide layer. A gate oxide layer(48) is formed on the body. A gate(46) is formed on the gate oxide layer. The body contact(442) supplies the power source to the body. A trench penetrates an isolation region(41) surrounding the body, the body and the buried oxide layer. A conductive supplement is filled in the trench to electrically connect the body with the semiconductor substrate.
Abstract translation: 目的：提供包括用于除去浮体效应的体触点的绝缘体上硅（SOI）场效应晶体管（FET），以减小占用面积并防止由接触电容引起的电路的异常操作， 通过消除附加地形成用于将电源供应到身体的金属互连的需要。 构成：埋入氧化物层（51）形成在半导体衬底（50）上。 构成有源区的主体形成在掩埋氧化物层上。 栅氧化层（48）形成在主体上。 栅极（46）形成在栅极氧化物层上。 身体接触（442）将电源提供给身体。 沟槽穿透围绕主体，主体和掩埋氧化物层的隔离区域（41）。 导电补充物填充在沟槽中以将本体与半导体衬底电连接。
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Patent Agency Ranking
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公开(公告)号：KR100355238B1
公开(公告)日：2002-10-11
申请号：KR1020000063437
申请日：2000-10-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 통상의 사진 식각 공정의 한계치 이하의 간격을 갖는 플레쉬 메모리 소자의 셀의 부유 게이트 전극을 형성하는 방법에 있어서, 유전막의 신뢰성을 파괴하지 않으며, 부유 게이트 전극의 식각 손상을 방지하는 기술이 개시된다. 부유 게이트 전극의 모체인 도핑된 폴리실리콘막 상면에 소자분리막과 도핑된 폴리실리콘막에 대해 식각 선택비가 우수한 물질로 이루어지는 보호막을 형성한다. 이 보호막을 일부 식각하여 리세스를 포함하도록 한다. 이후, 소자 분리막과 도핑된 폴리실리콘막과의 식각 선택비가 좋은 물질로 이루어지는 스페이서 형성용 물질막을 보호막 상면에 형성하고 에치백 공정을 실시하여 스페이서를 형성한다. 이때, 도핑된 폴리실리콘막은 리세스를 포함한 보호막에 의해 식각 손상이 방지된다. 스페이서에 의해 사진 식각 공정의 한계 이하의 간격으로 배치된 부유 게이트 전극을 형성할 수 있다. 그리고 스페이서와 보호막이 함께 제거되어, 부유 게이트 전극의 가장자리에는 단차가 생기지 않게 되어, 부유 게이트 전극 상면에 형성되는 유전막의 신뢰성 저하를 막을 수 있다.
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