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31.发明公开셀의 위치를 고려하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템 无效用于补充细胞和细胞之间在细胞位置的细胞和细胞之间的电流差异的补偿的半导体存储器件
公开(公告)号：KR1020100084285A
公开(公告)日：2010-07-26
申请号：KR1020090003688
申请日：2009-01-16
Applicant: 삼성전자주식회사
CPC classification number: G11C5/02 , G11C5/147 , G11C7/12 , G11C7/18 , G11C8/08 , G11C16/24 , G11C29/816 , G11C2207/002
Abstract: PURPOSE: A semiconductor memory device is provided to compensate the current difference between a near-cell and a far-cell based on the cell position in a memory card and a memory system. CONSTITUTION: A memory cell array comprises memory cells which are arranged therein in a matrix. More than two local bit lines(BL0-BL7) are respectively connected to more than two global bit line(GBL0,GBL1). Bit lines comprises local bit lines which are coupled with the row of the memory cells within the memory cell array. A plurality of bit line selection drivers are connected to the local bit lines. An internal boost power generating unit generates internal boost power having different levels more than 2.
Abstract translation: 目的：提供一种半导体存储器件，用于基于存储卡和存储器系统中的单元位置来补偿近电池和远电池之间的电流差。 构成：存储单元阵列包括以矩阵形式布置在其中的存储单元。 多于两个本地位线（BL0-BL7）分别连接到两个以上的全局位线（GBL0，GBL1）。 位线包括与存储器单元阵列内的存储单元的行耦合的局部位线。 多个位线选择驱动器连接到局部位线。 一个内部升压发电单元产生具有不同于2的水平的内部升压功率。
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公开(公告)号：KR1020100013125A
公开(公告)日：2010-02-09
申请号：KR1020080074656
申请日：2008-07-30
Applicant: 삼성전자주식회사
Inventor： 김호정
CPC classification number: G11C13/0064 , G11C13/004 , G11C13/0061 , G11C13/0069
Abstract: PURPOSE: A semiconductor device, a system and a programming method of the resistive memory cell are provided to improve a read-out margin by repeatedly conducting the read-out operation and a program operation with increasing a program time. CONSTITUTION: A control block(50) increase a program time for conducting a program operation which saves a program data to a resistive memory cell according to the resistance value of a resistive memory cell. The control block repetitively conducts a program operation and verification read operation. The control block comprises a read-out circuit and a write circuit. A read-out circuit outputs a detected voltage by sensing a voltage corresponding to the resistance value of the resistive memory cell in verification read operation. A write circuit responds to a pulse signal for controlling the detected voltage and a program time. The write circuit conducts a program operation which saves a program data to the resistive memory cell.
Abstract translation: 目的：提供电阻式存储单元的半导体器件，系统和编程方法，通过重复地执行读出操作和增加编程时间的程序操作来提高读出余量。 构成：控制块（50）增加用于执行程序操作的程序时间，其根据电阻存储单元的电阻值将程序数据保存到电阻存储单元。 控制块重复地执行程序操作和验证读取操作。 控制块包括读出电路和写入电路。 读出电路通过在验证读取操作中感测与电阻性存储单元的电阻值相对应的电压来输出检测电压。 写入电路响应用于控制检测到的电压和编程时间的脉冲信号。 写入电路进行将程序数据保存到电阻性存储单元的程序操作。
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公开(公告)号：KR100855964B1
公开(公告)日：2008-09-02
申请号：KR1020060108529
申请日：2006-11-03
Applicant: 삼성전자주식회사
Inventor： 김호정
CPC classification number: G11C16/26
Abstract: 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법이 개시된다. 본 발명의 실시예에 따른 독출 방법은 메모리 셀 어레이를 구비하는 플래시 메모리 장치를 독출하는 방법으로서, 메모리 셀 어레이는 복수의 셀 스트링으로 이루어지는 적어도 하나의 메모리 블록을 구비하며, 상기 셀 스트링은 스트링 선택 트랜지스터, 적어도 하나의 메모리 셀, 및 글로벌 선택 트랜지스터로 이루어지고, 상기 복수의 스트링 선택 트랜지스터들은 적어도 하나의 스트링 선택라인과 연결되고, 상기 복수의 글로벌 선택 트랜지스터들은 적어도 하나의 글로벌 선택라인과 연결되고, 상기 복수의 메모리 셀들은 적어도 하나의 워드라인과 연결되고, 상기 셀 스트링은 대응하는 비트라인에 연결되고, 그리고 상기 복수의 글로벌 선택 트랜지스터의 소스는 공통 소스라인에 연결되며, 스탠바이(stand-by) 상태에서 복수의 상기 비트라인들을 제 1 전압으로 프리차지 하는 단계, 독출 명령에 응답하여 선택 셀이 연결되는 선택 비트라인을 제 2 전압으로 디스차지 하는 단계, 및 상기 선택 셀에 저장된 데이터를 독출하는 단계를 구비한다. 본 발명의 실시예에 따른 독출방법은 플래시 메모리 장치에 있어서 비트라인 간의 커플링 커패시턴스를 줄이며 쉴딩(Shielding)하는 효과가 있다.
플래시, 독출, 비트라인, 커플링, 프리차지-
公开(公告)号：KR100855963B1
公开(公告)日：2008-09-02
申请号：KR1020060106716
申请日：2006-10-31
Applicant: 삼성전자주식회사
Inventor： 김호정
CPC classification number: G11C16/0483 , G11C16/08 , G11C16/28
Abstract: 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램, 독출 및 소거 방법이 개시된다. 상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 전압 제어부를 구비한다. 메모리 셀 어레이는 복수의 셀 스트링들로 이루어지는 복수의 메모리 블록들을 구비한다. 이 때 각각의 상기 셀 스트링은 제 1 선택 트랜지스터, 제 2 선택 트랜지스터, 및 상기 제 1 선택 트랜지스터와 상기 제 2 선택 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 메모리 셀 트랜지스터로 이루어진다. 전압 제어부는 상기 제 1 선택 트랜지스터들과 연결되는 제 1 선택라인들과 상기 메모리 셀 트랜지스터들과 연결되는 워드라인들로는 상기 복수의 메모리 블록들에 대응하는 복수의 블록선택신호들에 응답하여 각각 제 1 선택라인전압들과 워드라인전압들을 제공하며, 상기 제 2 선택 트랜지스터들과 연결되는 제 2 선택라인들로 직접 제 2 선택라인전압을 제공한다. 본 발명의 실시예에 따른 불휘발성 메모리 장치는 접지 선택 라인을 공통으로 사용함으로써 불휘발성 메모리 장치의 면적을 감소시킬 수 있으며, 접지 선택 라인을 용이하게 제어할 수 있는 장점이 있다.
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公开(公告)号：KR100634410B1
公开(公告)日：2006-10-16
申请号：KR1020040061474
申请日：2004-08-04
Applicant: 삼성전자주식회사
Inventor： 김호정
Abstract: 본 발명은 복수개의 비트라인들이 하나의 감지 증폭기를 공유하는 플래시 메모리에 관한 것이다. 본 발명에 따른 플래시 메모리는 메모리 셀 어레이, 감지 증폭 회로, 그리고 비트라인 공유회로를 포함한다. 상기 메모리 셀 어레이는 행 방향 또는 열 방향으로 배열되는 복수개의 메모리 블록들을 갖는다. 상기 감지 증폭 회로는 상기 메모리 셀 어레이에 저장된 데이터를 감지증폭한다. 그리고 상기 비트라인 공유회로는 상기 메모리 셀 어레이에 연결되어 있는 복수개의 비트라인들이 하나의 감지증폭기를 공유하게 한다. 본 발명에 의하면 비트라인 로딩을 줄일 수 있고 센싱 속도를 빠르게 할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020060012817A
公开(公告)日：2006-02-09
申请号：KR1020040061474
申请日：2004-08-04
Applicant: 삼성전자주식회사
Inventor： 김호정
CPC classification number: G11C16/26 , G11C7/06 , G11C7/12 , G11C16/24 , G11C2207/002
Abstract: 본 발명은 복수개의 비트라인들이 하나의 감지 증폭기를 공유하는 플래시 메모리에 관한 것이다. 본 발명에 따른 플래시 메모리는 메모리 셀 어레이, 감지 증폭 회로, 그리고 비트라인 공유회로를 포함한다. 상기 메모리 셀 어레이는 행 방향 또는 열 방향으로 배열되는 복수개의 메모리 블록들을 갖는다. 상기 감지 증폭 회로는 상기 메모리 셀 어레이에 저장된 데이터를 감지증폭한다. 그리고 상기 비트라인 공유회로는 상기 메모리 셀 어레이에 연결되어 있는 복수개의 비트라인들이 하나의 감지증폭기를 공유하게 한다. 본 발명에 의하면 비트라인 로딩을 줄일 수 있고 센싱 속도를 빠르게 할 수 있다.
Abstract translation: 本发明涉及其中多个位线共享一个读出放大器的闪存。 根据本发明的闪存包括存储单元阵列，感测放大电路和位线共享电路。 存储单元阵列具有沿行方向或列方向排列的多个存储块。 读出放大器电路检测并放大存储在存储单元阵列中的数据。 位线共享电路允许连接到存储单元阵列的多个位线共享一个读出放大器。 根据本发明，可以减少位线负载并且可以增加感测速度。
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公开(公告)号：KR1020060007651A
公开(公告)日：2006-01-26
申请号：KR1020040056506
申请日：2004-07-20
Applicant: 삼성전자주식회사
Inventor： 김호정
IPC: G11C16/30
Abstract: 여기에 개시된 멀티 레벨 고전압 레귤레이터는, 출력신호의 전압 레벨을 디코딩하고, 상기 디코딩 결과에 응답해서 입력신호의 전압 레벨을 소정의 저항비로 분배하여 고전압을 발생한다. 이 때, 수행되는 전압 분배 동작은 파이프라인 형식의 전압 분배 스킴을 따라 단계적으로 수행되어, 미세한 전압 증가폭을 제어한다. 그 결과, 출력 전압 레벨을 조절하는데 필요한 저항 및 트랜지스터의 개수가 줄어들게 되어, 회로의 사이즈가 줄어들게 된다. 그리고, 라우팅 경로가 줄어들게 되어 정확도가 개선된다.
Abstract translation: 这里公开的多级高压调节器对输出信号的电压电平进行解码，并响应于解码结果通过将输入信号的电压电平除以预定的电阻比来生成高电压。 此时，要执行的电压分配操作沿着管线型电压分配方案逐步进行，以控制精细的电压增加。 结果，调节输出电压电平所需的电阻和晶体管数量减少，导致电路尺寸减小。 另外，路由路径减少并且准确度提高。
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公开(公告)号：KR102116978B1
公开(公告)日：2020-05-29
申请号：KR1020130119443
申请日：2013-10-07
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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