-
公开(公告)号：KR1020030028053A
公开(公告)日：2003-04-08
申请号：KR1020010059964
申请日：2001-09-27
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to prevent an increase of contact resistance due to a post thermal process by depositing a cobalt layer prior to a titanium nitride layer in order to form a cobalt silicide on a boundary portion. CONSTITUTION: An interlayer dielectric(11) is formed on a silicon substrate(10). A contact hole is formed by patterning the interlayer dielectric(11). The interlayer dielectric(11) is formed with a silicon oxide layer. A cobalt layer is formed on an entire surface of the silicon substrate(10). A cobalt silicide layer(25) is formed on a bottom of the contact hole. The remaining cobalt layer is removed. A contact plug(27) is formed by depositing and etching a titanium nitride layer on the interlayer dielectric(11). A wire(29) is formed by depositing and patterning a conductive layer thereon. The wire(29) is electrically connected with the contact plug(27).
Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以防止在氮化钛层之前沉积钴层以在边界部分上形成钴硅化物后通过后热处理增加接触电阻。 构成：在硅衬底（10）上形成层间电介质（11）。 通过图案化层间电介质（11）形成接触孔。 层间电介质（11）形成有氧化硅层。 在硅衬底（10）的整个表面上形成钴层。 钴硅化物层（25）形成在接触孔的底部。 去除剩余的钴层。 通过在层间电介质（11）上沉积和蚀刻氮化钛层形成接触插塞（27）。 通过在其上沉积和图案化导电层来形成导线（29）。 线（29）与接触插塞（27）电连接。
-
公开(公告)号：KR1020020061715A
公开(公告)日：2002-07-25
申请号：KR1020010002639
申请日：2001-01-17
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/485 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A contact plug of a semiconductor device is provided to effectively prevent a crack in a TiN layer and an interlayer dielectric near the TiN layer regardless of the thickness of the TiN layer, by forming an ohmic layer, by forming a TiN liner having compressive stress and by forming a TiN plug having tensile stress through a deposition method in which good step coverage is provided. CONSTITUTION: The TiN plug(18) penetrates an insulation layer(22) interposed between a lower conductive layer and an upper conductive layer to electrically connect the upper and lower conductive layers. The TiN plug has tensile stress and a top surface(18t) in contact with the upper conductive layer. The TiN liner(16) has compressive stress and comes in contact with the TiN plug to surround the TiN plug on the sidewall(18s) and bottom surface(18b) of the TiN plug. A Ti ohmic layer(14) comes in contact with the TiN liner in the opposite side to the TiN plug, positioned between the TiN liner and the insulation layer and between the TiN liner and the lower conductive layer.
Abstract translation: 目的：提供半导体器件的接触插塞，通过形成具有压缩性的TiN衬垫，通过形成欧姆层，有效地防止TiN层附近的TiN层和TiN层附近的层间电介质，而不管TiN层的厚度如何 并且通过形成具有拉伸应力的TiN塞通过其中提供良好的台阶覆盖的沉积方法。 构成：TiN插头（18）穿透介于下导电层和上导电层之间的绝缘层（22），以电连接上导电层和下导电层。 TiN塞具有拉伸应力和与上导电层接触的顶表面（18t）。 TiN衬套（16）具有压应力并与TiN插头接触以包围TiN插头的侧壁（18s）和底表面（18b）上的TiN插头。 Ti欧姆层（14）与位于TiN衬套和绝缘层之间以及TiN衬垫和下导电层之间的与TiN插塞相对的一侧的TiN衬垫接触。
-
公开(公告)号：KR1020020061714A
公开(公告)日：2002-07-25
申请号：KR1020010002638
申请日：2001-01-17
Applicant: 삼성전자주식회사
IPC: H01L21/00
CPC classification number: C23C16/45565 , C23C16/455 , C23C16/45572 , C23C16/4583 , H01L21/67017 , H01L21/67109
Abstract: PURPOSE: A shower head is provided to effectively cool the lowermost plate of a shower heat unit and to minimize variation of temperature in the lowermost plate, by installing a cooling unit having a simple structure in the lowermost plate of the shower heat unit. CONSTITUTION: A gas path for supplying reaction gas is formed in a plurality of plates. A plurality of coolant introducing units and a plurality of coolant exhausting units are installed in the lowermost plate(350) confronting the wafer(100), independent of each other. One of the coolant introducing units and one of the coolant exhausting units are interconnected to each other in the lowermost plate, including a plurality of independent inner cooling lines(450).
Abstract translation: 目的：通过在淋浴加热单元的最下面的平板上安装具有简单结构的冷却单元，来设置淋浴头，以有效地冷却淋浴加热单元的最下面的板，并且最小化最低温度板的温度变化。 构成：在多个板上形成用于供给反应气体的气体路径。 多个冷却剂引入单元和多个冷却剂排出单元彼此独立地安装在面对晶片（100）的最下面的板（350）中。 一个冷却剂引入单元和一个冷却剂排出单元在最下面的板中彼此互连，包括多个独立的内部冷却管线（450）。
-
公开(公告)号：KR100666384B1
公开(公告)日：2007-01-09
申请号：KR1020050001494
申请日：2005-01-07
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/792 , H01L21/823425 , H01L21/823437 , H01L27/11568
Abstract: 게이트 구조물 상에 형성된 복합 장벽막을 갖는 반도체 장치를 제조하는 방법에서, 상기 복합 장벽막은 실리콘 산화막을 상기 게이트 구조물 상에 형성하고, 상기 실리콘 산화막의 표면 부위를 질화 처리하여 상기 실리콘 산화막의 표면 부위를 실리콘 산질화막으로 형성함으로써 완성될 수 있다. 상기 복합 장벽막은 후속하여 수행되는 산소 분위기에서의 열처리 공정에서 산화제가 상기 반도체 기판과 상기 게이트 구조물의 게이트 절연막 및 상기 게이트 구조물의 게이트 전극 사이의 계면들로 확산되는 것을 억제한다. 따라서, 상기 계면들에서 추가적인 계면 산화막들이 형성되는 것을 억제할 수 있다.
-
公开(公告)号：KR1020060107071A
公开(公告)日：2006-10-13
申请号：KR1020050029068
申请日：2005-04-07
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L21/823842 , H01L21/28079 , H01L21/28088 , H01L21/823807 , H01L21/823828 , H01L29/495 , H01L29/4966 , H01L29/517 , H01L29/518 , H01L29/78 , H01L21/823857
Abstract: 본 발명은 엔형 트랜지스터 및 피형 트랜지스터를 포함하는 반도체 장치에 관련된 것으로서, 집적회로의 소형화에 따른 적절한 게이트 구조를 개시한다. 본 발명에 따르면, 주변회로 영역의 피형 트랜지스터는 게이트 절연막과 접하는 금속층을 포함하고 셀 영역 및 주변회로 영역의 엔형 트랜지스터는 게이트 절연막과 접하는 폴리실리콘층을 포함한다.
씨모스, 일함수, 문턱전압, 금속 게이트, 폴리실리콘-
Patent Agency Ranking
公开(公告)号：KR100629267B1
公开(公告)日：2006-09-29
申请号：KR1020040062640
申请日：2004-08-09
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842
Abstract: 듀얼-게이트 구조를 갖는 집적회로 소자 및 그 제조 방법을 제공한다. 상기 집적회로 소자는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 갖는 반도체기판을 구비한다. 상기 반도체 기판 상에 게이트 절연막이 제공된다. 상기 NMOS 트랜지스터 영역의 상기 게이트 절연막 상에 폴리실리콘 패턴으로 이루어진 NMOS 게이트 패턴이 배치된다. 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막 상에 금속 실리사이드 패턴으로 이루어진 PMOS 게이트 패턴이 배치된다. 상기 PMOS 게이트 패턴을 구성하는 상기 금속 실리사이드 패턴은 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막과 직접 접촉한다. 상기 듀얼-게이트 구조를 갖는 집적회로 소자의 제조방법 역시 제공된다.
NMOS, PMOS, 일함수, 금속 실리사이드-
公开(公告)号：KR1020060023279A
公开(公告)日：2006-03-14
申请号：KR1020040072062
申请日：2004-09-09
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 페르미 준위를 일정하게 고정시키는 고유전 물질을 이용한 매몰 채널 방식의 PMOS를 제조하기 위한 반도체 소자의 제조 방법에서, 반도체 기판 상에 페르미 준위를 일정한 위치에 고정시키는 고유전 물질을 사용하여 게이트 절연막을 증착한다. 상기 게이트 절연막 상에 N형 불순물로 도핑된 폴리실리콘막 패턴을 형성한다. 상기 폴리실리콘막 패턴 양측의 기판 아래로 P형 불순물 영역을 형성하는 것을 포함한다. 따라서, 상기와 같이 페르미 준위를 고정시키는 고유전 물질을 게이트 절연막에 사용하여 문턱전압을 감소시킬 수 있는 매몰형 채널 방식의 PMOS 반도체 소자를 제조할 수 있다.
-
公开(公告)号：KR1020060014001A
公开(公告)日：2006-02-14
申请号：KR1020040062640
申请日：2004-08-09
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842
Abstract: 듀얼-게이트 구조를 갖는 집적회로 소자 및 그 제조 방법을 제공한다. 상기 집적회로 소자는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 갖는 반도체기판을 구비한다. 상기 반도체 기판 상에 게이트 절연막이 제공된다. 상기 NMOS 트랜지스터 영역의 상기 게이트 절연막 상에 폴리실리콘 패턴으로 이루어진 NMOS 게이트 패턴이 배치된다. 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막 상에 금속 실리사이드 패턴으로 이루어진 PMOS 게이트 패턴이 배치된다. 상기 PMOS 게이트 패턴을 구성하는 상기 금속 실리사이드 패턴은 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막과 직접 접촉한다. 상기 듀얼-게이트 구조를 갖는 집적회로 소자의 제조방법 역시 제공된다.
NMOS, PMOS, 일함수, 금속 실리사이드-
公开(公告)号：KR100541511B1
公开(公告)日：2006-01-11
申请号：KR1020030034352
申请日：2003-05-29
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: TaN을 포함하는 원자층 적층 방법 및 이를 이용한 박막 형성 방법이 개시되어 있다. 반응 물질로서 화학식 Ta(NR
1 )(NR
2 R
3 )
3 (여기서 R
1 , R
2 R
3 는 H 또는 C
1 -C
6 알킬기로서 서로 동일하거나 상이하다)로 표시되는 탄탈륨 아민 유도체를 기판 상에 도입하여 반응 물질의 일부를 기판 상에 화학적으로 흡착시키도록 한다. 상기 반응 물질 중에서 화학적으로 흡착하지 않는 반응 물질을 상기 기판으로부터 제거시킨다. 기판상에 반응 가스를 도입하여 화학적으로 흡착된 반응 물질에 포함되는 리간드 결합을 갖는 원소들을 반응 물질로부터 제거시켜 TaN 원자층을 형성하도록 한다. 이러한 공정을 반복함으로써 TaN 박막을 형성한다. 낮은 온도에서도 증착 속도가 양호하고 스텝 커버리지 특성이 매우 우수하다.-
公开(公告)号：KR100502426B1
公开(公告)日：2005-07-20
申请号：KR1020030064790
申请日：2003-09-18
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842 , H01L27/0922
Abstract: 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 반도체기판의 제1 영역 상에 2층 구조의 제1 게이트 전극을 형성하고, 반도체기판의 제2 영역 상에 단층 구조의 제2 게이트 전극을 형성한다. 제1 및 제2 게이트 전극들은 서로 다른 일함수를 갖는 금속 함유 도전 물질들로 형성된다. 이로써, 엔모스 및 피모스 트랜지스터들의 문턱전압들을 모두 낮출수 있다.
-
-
-
-
-
-
-
-
-
Search Results
46
records
(took 0.021 seconds)
