公开(公告)号：KR1019970060420A

公开(公告)日：1997-08-12

申请号：KR1019960001297

申请日：1996-01-22

Applicant: 삼성전자주식회사

Inventor： 배대록

IPC: H01L21/316

Abstract: 금속 배선과 실리사이드층과의 접속을 위한 콘택홀 형성 시에 미스얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 실리사이드층의 면저항을 현저히 감소시킬 수 있는 샐리사이드 형성방법이 개시되었다. 본 발명은 소오스/드레인 영역 외에 절연막 스페이서 상에 실리콘 스페이서가 형성된 이중층 구조의 게이트 스페이서상에 실리사이드층을 형성한다. 본 발명에 의하면 게이트 전극과의 단락 없이 소오스/드레인 영역 및 게이트 측벽에 형성된 스페이서 상에도 실리사이드층을 형성하며 그 폭을 증가시킴으로서 금속 배선과 실리사이드층과의 접속을 위한 콘택홀 형성 시에 미스 얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 실리사이드층의 면저항을 현저히 감소시킬 수 있다.

公开(公告)号：KR1019970052536A

公开(公告)日：1997-07-29

申请号：KR1019950057199

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 배대록 ,  김형섭 ,  유봉영

IPC: H01L21/336

Abstract: 폴리사이드 구조의 게이트 형성방법에 기재되어 있다.
이는, 반도체 기판상에 게이트 절연막을 형성하는 단계, 게이트 절연막상에 폴리실릴콘층을 형성하는 단계, 폴리실리콘층상에 실리사이드층을 형성하는 단계, 실리사이드층 상에 산화방지막을 형성하는 단계, 산화방지막 상에 캐핑층을 형성하는 단계 및 캐핑층, 산화방지막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 차례로 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 캐핑층 형성시 실리사이드층의 산화를 방지할 수 있어 소자의 특성을 안정화할 수 있다.

公开(公告)号：KR1019970052480A

公开(公告)日：1997-07-29

申请号：KR1019950066933

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 배대록 ,  김형섭 ,  유봉영

IPC: H01L21/28

Abstract: 폴리사이드 구조의 게이트를 안정되게 형성할 수 있는 방법에 대해 기재되어 있다. 이는, 반도체기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 폴리실리콘층 및 실리사이드층을 차례로 적층하는 단계, 및 실리사이드층 상에 개핑층을 2단계에 걸쳐 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 실리사이드층 상에 저온 및 고온공정으로 나누어 캐핑층을 형성함으로써 고온 공정시 실리사이드의 표면이 산화되는 것을 방지할 수 있으므로, 안정된 구조의 게이트 전극을 형성할 수 있다.

公开(公告)号：KR100098356B1

公开(公告)日：1996-04-16

申请号：KR1019920013528

申请日：1992-07-28

Applicant: 삼성전자주식회사

Inventor： 정주혁 ,  배대록 ,  박선후 ,  박영욱

IPC: H01L21/28

公开(公告)号：KR100092348B1

公开(公告)日：1995-12-02

申请号：KR1019920011024

申请日：1992-06-24

Applicant: 삼성전자주식회사

Inventor： 신유균 ,  배대록 ,  박영욱

IPC: H01L21/28

公开(公告)号：KR1019950003364B1

公开(公告)日：1995-04-12

申请号：KR1019920023268

申请日：1992-12-04

Applicant: 삼성전자주식회사

Inventor： 박선후 ,  배대록 ,  고광만

IPC: C23C16/06

Abstract: The method comprises the steps of selective vapor depositing of tungsten in via contact of semiconductor device at 200-450 deg.C for 1-3 min. under 10-200 m torr, and exposing the deposited tungsten film in an air. The two steps are repeatly performed. The method prevents a selectivity loss generated in the tungsten depositing process.

Abstract translation: 该方法包括以下步骤：在200-450℃的半导体器件的经过接触中选择性地蒸镀钨，持续1-3分钟。 在10-200m乇下，并将沉积的钨膜暴露在空气中。 重复执行两个步骤。 该方法防止在钨沉积过程中产生的选择性损失。

公开(公告)号：KR1020120056956A

公开(公告)日：2012-06-05

申请号：KR1020100118456

申请日：2010-11-26

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  배대록 ,  최길현 ,  방석철 ,  박병률 ,  문광진 ,  임동찬 ,  정덕영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/088 ,  H01L21/823487 ,  H01L27/1207 ,  H01L29/7827

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent electrical characteristics from deteriorating due to interference between well regions. CONSTITUTION: A substrate(100) is divided into a first region(I) and a second region(II). A first gate structure(152) is formed on the substrate. The first gate structure includes a first gate insulating layer pattern(122), a first gate electrode(132), and a first gate mask(142). A first impurity region(102) is formed on an upper portion of the substrate adjacent to the first gate structure. A second gate structure(154) includes a second gate insulating layer pattern(124), a second gate electrode(134), and a second gate mask(144).

Abstract translation: 目的：提供一种半导体器件及其制造方法，以防止由于阱区域之间的干扰而导致的电特性劣化。 构成：衬底（100）被分成第一区域（I）和第二区域（II）。 第一栅极结构（152）形成在衬底上。 第一栅极结构包括第一栅极绝缘层图案（122），第一栅电极（132）和第一栅极掩模（142）。 在与第一栅极结构相邻的衬底的上部上形成第一杂质区（102）。 第二栅极结构（154）包括第二栅极绝缘层图案（124），第二栅极电极（134）和第二栅极掩模（144）。

公开(公告)号：KR1020120044796A

公开(公告)日：2012-05-08

申请号：KR1020100106295

申请日：2010-10-28

Applicant: 삼성전자주식회사

Inventor： 배대록 ,  최길현 ,  박병률 ,  강필규

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/28

CPC classification number: H01L27/10876 ,  H01L21/743 ,  H01L21/76254 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10885 ,  H01L27/1203 ,  H01L2924/00013 ,  H01L21/74 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599

Abstract: PURPOSE: A substrate structure with a buried wiring, a semiconductor device using the same, manufacturing methods thereof are provided to easily control the depth of an ion injection layer by controlling the size of ion injection energy for accelerating ions. CONSTITUTION: An insulation layer(150) is formed on a support substrate(160). A line type conductive layer pattern(122) extended in a first direction is formed in the insulation layer. A line type semiconductor pattern(104) is formed on the upper side of the conductive layer pattern and in the inside of the insulation layer. A barrier layer pattern(112) is formed between the conductive layer pattern and the semiconductor pattern. A capping layer pattern(132) is formed on the lower side of the conductive layer pattern.

Abstract translation: 目的：具有埋地布线的衬底结构，使用其的半导体器件，其制造方法可通过控制用于加速离子的离子注入能量的大小容易地控制离子注入层的深度。 构成：在支撑基板（160）上形成绝缘层（150）。 在绝缘层中形成沿第一方向延伸的线状导电层图案（122）。 线型半导体图案（104）形成在导电层图案的上侧和绝缘层的内部。 在导电层图案和半导体图案之间形成阻挡层图案（112）。 在导电层图案的下侧形成覆盖层图案（132）。

公开(公告)号：KR1020120036107A

公开(公告)日：2012-04-17

申请号：KR1020100097808

申请日：2010-10-07

Applicant: 삼성전자주식회사

Inventor： 배대록 ,  박병률 ,  강필규 ,  최길현 ,  문광진

IPC: G02B6/13 ,  F21V8/00 ,  G02B6/122

CPC classification number: G02B6/138 ,  G02B6/136 ,  G02B6/131 ,  G02B6/0076 ,  G02B6/1221 ,  G02B6/1228

Abstract: PURPOSE: A semiconductor substrate light guide layer formation method is provided to improve transmission reliability. CONSTITUTION: A trench(20) is formed on a semiconductor substrate(10). A coating layer and a pre light guide layer(35) are formed inside of the trench. The coating layer and the pre light guide layer are formed in order to connect a single end part of the pre light guide layer and an inner wall of the trench. The pre light guide layer is formed with a light guide layer by thermal processing of the substrate.

Abstract translation: 目的：提供半导体衬底导光层形成方法，以提高传输可靠性。 构成：在半导体衬底（10）上形成沟槽（20）。 在沟槽内部形成涂层和预光导层（35）。 形成涂层和预光导层以便将预光导层的单个端部和沟槽的内壁连接起来。 预导光层通过基板的热处理形成有导光层。

公开(公告)号：KR1020120020526A

公开(公告)日：2012-03-08

申请号：KR1020100084182

申请日：2010-08-30

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  최길현 ,  배대록 ,  박병률 ,  이동각

IPC: H01L27/12 ,  H01L21/20

CPC classification number: H01L29/66666 ,  H01L21/76254 ,  H01L21/84 ,  H01L27/10814 ,  H01L27/10876 ,  H01L27/10894 ,  H01L27/1203

Abstract: PURPOSE: A conductive film buried type substrate, a formation method thereof, and a manufacturing method of a semiconductor device using the same are provided to include an adhesion improvement film between a silicon oxide film and a conductive film, thereby significantly improving adhesive properties between the silicon oxide film and the conductive film. CONSTITUTION: A silicon oxide film(108) is attached on a support substrate(150). A conductive film(106b) is arranged on the silicon oxide film. An adhesion improvement film(107b) is arranged between the silicon oxide film and the conductive film. A mono-crystalline semiconductor film is arranged on the conductive film. A conductive film buried type substrate is arranged by attaching the silicon oxide film and the support substrate.

Abstract translation: 目的：提供一种导电膜掩埋型基板及其形成方法以及使用其的半导体器件的制造方法，其包括在氧化硅膜和导电膜之间的粘合改善膜，从而显着改善 氧化硅膜和导电膜。 构成：氧化硅膜（108）附着在支撑衬底（150）上。 导电膜（106b）布置在氧化硅膜上。 在氧化硅膜和导电膜之间配置粘接改善膜（107b）。 在导电膜上设置单晶半导体膜。 通过安装氧化硅膜和支撑衬底来布置导电膜掩埋型衬底。