公开(公告)号：KR1020050086074A

公开(公告)日：2005-08-30

申请号：KR1020040012405

申请日：2004-02-24

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  이시우 ,  조태희

IPC: H01L21/82

CPC classification number: H01L23/5258

Abstract: 반도체 메모리 소자의 퓨즈박스를 제공한다. 본 발명의 일 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬되는 퓨즈들이 배치된다. 이때, 상기 퓨즈들은 상기 일직선에 대하여 91도 내지 150도 범위의 동일한 기울기를 갖는다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들의 일측단부들에 각각 전기적으로 연결된다. 본 발명의 다른 양태에 따르면, 상기 퓨즈박스는 퓨즈 영역을 갖는 반도체기판을 구비한다. 상기 퓨즈 영역 상부에 하나의 일직선을 중심으로 지그재그로 정렬된 퓨즈들이 배치된다. 상기 퓨즈들의 하부레벨에 하부배선들이 배치된다. 이때, 상기 하부배선들은 상기 퓨즈들 각각의 양단부들에 각각 전기적으로 연결된다.

公开(公告)号：KR1020050063898A

公开(公告)日：2005-06-29

申请号：KR1020030095141

申请日：2003-12-23

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  원대중 ,  이상현

IPC: H01L21/336

CPC classification number: H01L21/823437 ,  H01L21/823412 ,  H01L21/823481 ,  H01L27/0727 ,  H01L29/66621 ,  H01L29/66659

Abstract: 본 발명은 리프레시 특성을 개선할 수 있는 리세스 타입의 모오스 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 채널불순물 영역을 형성하는 단계와, 상기 채널불순물 영역이 형성된 상기 활성영역에 상기 제1 도전성 불순물에 반대되는 제2 도전성 불순물과 상기 제1 도전성불순물을 교번하여 각각 이온주입하여 상기 채널불순물 영역으로부터 이중 다이오드 구조를 갖는 제1 내지 제3 불순물 영역을 순차적으로 형성하는 단계와, 상기 활성영역에 상기 제1 내지 제3 불순물 영역을 관통하고 채널불순물영역에 바닥을 갖는 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판 상의 게이트 영역에 게이트 절연막을 개재하여 게이트 스택을 형성하는 단계와, 상기 게이트 스택이 형성된 상기 반도체 기판의 소스 영역에 제1 도전성 불순물을 선택적으로 이온주입하여 상기 소스 영역� ��서 상기 채널불순물 영역에 경계를 갖는 제4 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 게이트 스택을 이온주입 마스크로 사용하여 상기 제2 도전성 불순물을 상기 소스/드레인 영역에 이온주입하여 제5 불순물 영역을 형성하는 단계를 포함하여 이루어진다.

公开(公告)号：KR1020050063897A

公开(公告)日：2005-06-29

申请号：KR1020030095140

申请日：2003-12-23

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김동현 ,  송두헌 ,  이상현

IPC: H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/1045 ,  H01L29/4236 ,  H01L29/66621 ,  H01L29/66659

Abstract: 본 발명은 리프레시 특성을 개선할 수 있는 리세스 타입 모오스 트랜지스터의 제조방법에 대하여 개시하고 있다. 그의 방법은, 반도체 기판의 활성영역에 트렌치를 형성하는 단계와, 상기 트렌치 내에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 반도체 기판의 정의된 게이트 영역 상에 게이트 스택을 형성하는 단계와, 상기 게이트 스택을 이온주입 마스크로 사용하여 상기 반도체 기판의 활성영역에 제1 도전성 불순물을 이온주입하여 제1 불순물 영역을 형성하는 단계와, 상기 제1 불순물 영역이 형성된 상기 반도체 기판의 소스 영역에 제2 도전성 불순물을 이온주입하여 제3 불순물 영역을 형성하는 단계와, 상기 게이트 스택의 측벽을 절연하는 스페이서를 형성하는 단계를 포함하여 이루어진다.

公开(公告)号：KR1020050045715A

公开(公告)日：2005-05-17

申请号：KR1020030079883

申请日：2003-11-12

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  서준 ,  송두헌 ,  김지영 ,  이상현

IPC: H01L21/336

Abstract: 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치가 개시되어 있다. 반도체 기판에 소오스/드레인을 형성을 위한 불순물을 주입한다. 상기 반도체 기판 표면 아래로 게이트가 연장되는 리세스 채널 게이트 구조물을 형성한다. 상기 리세스 채널 게이트 구조물을 매립하는 절연막을 형성한다. 상기 리세스 채널 게이트 구조물 사이의 절연막 및 절연막 하부에 노출되는 기판 표면을 식각하여, 기판이 리세스된 콘택홀을 형성한다. 상기 리세스된 콘택홀 하부에 노출된 기판을 등방성으로 식각하여 상기 기판의 노출 부위를 확장한다. 이어서, 상기 확장된 콘택홀 내부에 도전 물질을 매립하여 콘택을 형성한다. 따라서, 콘택 계면의 면적이 증가되어 소오스/드레인 콘택 저항을 감소시킬 수 있다.

公开(公告)号：KR1020120031813A

公开(公告)日：2012-04-04

申请号：KR1020100093422

申请日：2010-09-27

Applicant: 삼성전자주식회사

Inventor： 김동원 ,  심재황 ,  송두헌 ,  나영섭 ,  최봉현 ,  김영재

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/76

CPC classification number: H01L21/28273 ,  H01L21/76205 ,  H01L21/764 ,  H01L21/76829 ,  H01L27/11521

Abstract: PURPOSE: A semiconductor device which includes a device separation film with an air gap and a manufacturing method thereof are provided to prevent parasitic current path formation between flash memory cells, thereby improving performance of a flash memory device. CONSTITUTION: A trench(1t) restricts a plurality of active areas(1a). Floating gates(5f) are arranged on the active areas. A device separation film is formed within the trench. The inside of the device separation film includes a final air gap(19). The final air gap is arranged on a level lower than the floor surfaces of the floating gates.

Abstract translation: 目的：提供一种包括具有气隙的器件分离膜及其制造方法的半导体器件，以防止闪速存储器单元之间的寄生电流路径形成，从而提高闪存器件的性能。 构成：沟槽（1t）限制多个活动区域（1a）。 浮动门（5f）布置在有源区域上。 在沟槽内形成器件分离膜。 装置分离膜的内部包括最终气隙（19）。 最终气隙布置在比浮动门的地板表面低的水平面上。

公开(公告)号：KR1020120026159A

公开(公告)日：2012-03-19

申请号：KR1020100088199

申请日：2010-09-09

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  송두헌 ,  최정동 ,  이석원

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L27/11521 ,  H01L21/28052 ,  H01L21/28273 ,  H01L21/76229 ,  H01L21/76264 ,  H01L27/11526 ,  H01L29/78645

Abstract: PURPOSE: Semiconductor devices and methods of manufacturing semiconductor devices are provided to prevent over-etching a sacrificing layer and a insulating layer by forming a mask before removing side insulating layer and the sacrificing layer. CONSTITUTION: A first gate structure including a metal silicide is formed on the first area of a substrate(100). The first gate structure comprises a first insulating layer pattern(172), a first floating gate(122), and a first dielectric layer pattern(132). A second gate structure including a metal silicide is formed on the second area of the substrate. The second gate structure comprises a second insulating layer pattern(174), a second floating gate(124), and a second dielectric layer pattern(134). The second insulating layer pattern covers up the upper side of the gate mask.

Abstract translation: 目的：提供半导体器件和制造半导体器件的方法，以在去除侧绝缘层和牺牲层之前通过形成掩模来防止过度蚀刻牺牲层和绝缘层。 构成：在基板（100）的第一区域上形成包括金属硅化物的第一栅极结构。 第一栅极结构包括第一绝缘层图案（172），第一浮动栅极（122）和第一介电层图案（132）。 包括金属硅化物的第二栅极结构形成在衬底的第二区域上。 第二栅极结构包括第二绝缘层图案（174），第二浮栅（124）和第二介电层图案（134）。 第二绝缘层图案覆盖栅极掩模的上侧。

公开(公告)号：KR100593734B1

公开(公告)日：2006-06-28

申请号：KR1020040015204

申请日：2004-03-05

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  송두헌 ,  이상현

IPC: H01L27/108

CPC classification number: H01L27/10891 ,  H01L27/10823 ,  H01L27/1087

Abstract: 채널부 홀(Channel-Portion Hole) 내 채널 영역을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터들 및 그 제조 방법들은 반도체 장치의 전기적 특성을 향상시킬 수 있는 방안을 제시해 준다. 이를 위해서, 반도체 기판에 채널부 홀이 배치된다. 그리고, 상기 채널부 홀의 하부에 채널부 트랜치 패드 및 채널부 막이 차례로 증착된다. 상기 채널부 막 상에 워드라인 절연막 패턴 및 워드라인 패턴이 차례로 적층되는데, 상기 워드라인 절연막 패턴 및 워드라인 패턴은 채널부 홀을 채우고 동시에 반도체 기판 상에 배치된다. 이때에, 상기 채널부 막은 채널부 홀의 측벽의 일부분을 통해서 상기 반도체 기판과 접촉한다. 또한, 상기 채널부 막은 채널부 홀을 채운 워드라인 패턴의 하부에서 채널 영역을 이룬다. 이를 통해서, 상기 채널부 막을 갖는 반도체 장치 및 디램 셀(Dynamic RAM)은 트랜지스터의 소오스 및 드레인 영역들 사이의 펀치쓰루(Punchthrough)를 효울적으로 방지하고 아울러서 커패시터와 관련된 리퓨레쉬(Refresh) 특성을 향상시킬 수 있게 한다.
채널부 막, 채널부 홀, 워드라인 패턴, 디램 셀.

Abstract translation: 提供了一种在沟道孔中具有沟道区的半导体器件的晶体管及其制造方法。 晶体管及其制造方法提供了改善半导体器件的电特性的方式。 为此目的，在半导体衬底中布置沟道孔。 沟道部分沟槽焊盘和沟道部分膜顺序地沉积在沟道部分孔的下部。 沟道部分存在的仅仅是字线绝缘膜图案和字线图案依次堆叠在所述字线与字线的绝缘层图案图案填充在通道部分设置在半导体基板上的同时该孔中。 此时，通道子膜通过通道子孔的侧壁的一部分与半导体基板接触。 另外，沟道子膜可以在填充有沟道孔的字线图案的下部形成沟道区域。 通过这样，与所述沟道部半导体装置和薄膜的DRAM单元（动态RAM）相关联的重新原浆SH（刷新）特性防止源极之间的穿通（穿通）和漏极的晶体管的区域，以实现按压和ahulreoseo电容器 它可以得到改善。

公开(公告)号：KR100568515B1

公开(公告)日：2006-04-07

申请号：KR1020040102002

申请日：2004-12-06

Applicant: 삼성전자주식회사

Inventor： 송두헌

IPC: H01L21/8242 ,  H01L27/108

Abstract: 저항 소자를 구비한 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 셀 영역 및 주변 영역을 갖는 반도체기판을 구비한다. 상기 반도체기판 상에 하부 층간절연막이 배치된다. 상기 셀 영역의 하부 층간절연막 상에 버퍼 패드가 배치된다. 상기 버퍼 패드 상에 배치된 스토리지 노드 전극, 상기 스토리지 노드 전극을 덮는 플레이트 전극, 및 그들 사이에 개재된 커패시터 유전막을 구비하는 커패시터가 배치된다. 상기 주변 영역의 하부 층간절연막 상에 하부 저항소자가 배치된다. 상기 하부 저항소자 상부에 상기 하부 저항소자의 양단을 노출시키도록 상부 저항소자가 배치된다. 적어도 상기 하부 저항소자 및 상부 저항소자 사이에 저항간 절연막(inter-resistor insulating layer)이 개재된다. 상기 하부 층간절연막 상에 상기 커패시터, 상기 하부 저항소자 및 상기 상부 저항소자를 덮도록 상부 층간절연막이 배치된다. 상기 상부 층간절연막 상에 상기 상부 층간절연막을 관통하여 상기 하부 저항소자의 일단 및 상기 상부 저항소자의 일단에 전기적으로 연결된 저항소자 콘택 플러그와 접하는 저항 연결 배선이 배치된다.
하부 저항소자, 상부 저항소자, 직렬 저항, 버퍼 패드, 플레이트 전극

Abstract translation: 提供了具有电阻元件的半导体器件及其制造方法。 该半导体器件包括具有单元区域和外围区域的半导体衬底。 在半导体衬底上设置下层间绝缘膜。 缓冲垫设置在单元区域的下层间绝缘膜上。 具有设置在所述缓冲垫的存储节点电极之间的电容器电介质膜的电容器，覆盖存储节点电极的电极板，并且它们布置。 下电阻元件设置在外围区域中的下层间绝缘膜上。 上电阻元件设置在下电阻元件上以暴露下电阻元件的两端。 在下电阻元件和上电阻元件之间插入至少一个电阻器间绝缘层。 上层间在下部层间绝缘膜以覆盖所述电容绝缘膜，所述低电阻元件和上部电阻元件被布置。 通过上部层间绝缘层上的上部层间绝缘膜通过在与连接至下部电阻元件的上电阻元件的布线连接的接触插头的接触电阻和一个一个电阻元件被布置。

公开(公告)号：KR1020050091152A

公开(公告)日：2005-09-15

申请号：KR1020040016272

申请日：2004-03-10

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  김기남 ,  양원석 ,  송두헌

IPC: H01L29/78

CPC classification number: H01L27/10876 ,  H01L27/0207 ,  H01L27/10861 ,  H01L29/1083 ,  H01L21/02293 ,  H01L27/10891 ,  H01L29/0847 ,  H01L29/78696

Abstract: 펀치쓰루 방지막(Punchthrough Protecton Layer)을 갖는 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 이 트랜지스터들 및 그 제조 방법들은 트랜지스터의 소오스 및 드레인 영역들의 펀치쓰루를 방지할 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판이 준비되고, 상기 반도체 기판의 주 표면으로부터 아래를 향해서 연장된 채널부 홀(Channel-Portion Hole)이 배치된다. 상기 채널부 홀의 하부에 펀치쓰루 방지막 및 채널부 막(Channel-Portion Layer)이 차례로 적층된다. 상기 채널부 홀의 상부를 채우고 동시에 반도체 기판 상에 배치된 워드라인 패턴이 형성된다. 이때에, 상기 워드라인 패턴은 차례로 적층된 워드라인 및 워드라인 캐핑막 패턴이고, 상기 채널부 막은 채널 영역(Channel Region)의 일부분이다. 이를 통해서, 상기 펀치쓰루 방지막을 갖는 반도체 장치는 트랜지스터의 소오스 및 드레인 영역들의 펀치쓰루를 방지해서 트랜지스터의 스위칭(Swithcing) 특성을 향상시킬 수 있게 해준다.

公开(公告)号：KR1020050081389A

公开(公告)日：2005-08-19

申请号：KR1020040009606

申请日：2004-02-13

Applicant: 삼성전자주식회사

Inventor： 서형원 ,  양원석 ,  송두헌 ,  윤재만

IPC: H01L29/78

CPC classification number: H01L29/785 ,  H01L29/66795 ,  H01L21/76205 ,  H01L29/42312 ,  H01L29/7831 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/78696

Abstract: 본 발명은 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그 제조방법은, STI(Shallow Trench Isolation) 공정 및 실리콘 리세스(silicon recess) 방법을 응용하여 트렌치(trench) 구조를 가지는 반도체 기판상에 복수의 채널용 핀이 형성된 구성을 구현하는 것을 특징으로 한다.
이에 따라, 소자를 제조하기 위한 공정이 기존공정을 응용하여 이루어지므로 제조공정이 단순해지고 공정에러가 저감된다. 또한, 트렌치 구조에 의한 누설전류의 감소로 말미암아 소자의 동작 특성이 향상된다.