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公开(公告)号：KR1019970022734A
公开(公告)日：1997-05-30
申请号：KR1019950037420
申请日：1995-10-26
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G06F7/52
Abstract: 본 발명은 변형 톨리회로부를 가진(m, n) 카운터에 관한 것으로서, 특히 m비트의 입력 데이터를 반전시키는 입력버퍼 ; m비트의 입력 데이터의 비트 중 '1'에 대응하여 턴온되는 수직 전달 게이트들과 '0'에 응답하여 턴온되는 수평전달게이트들로 구성되고 각 전달 게이트의 적어도 p개 이하의 직렬연결마다 레벨리피터를 가지며 1의 개수에 대응하는 출력단만 인에이블되는 변형 톨리회로부 ; 변형 톨리회로부의 m개의 출력단을 반전하는 출력버퍼 ; 및 출력버퍼의 출력을 n(n은 log
2 m의 최대 정수) 비트의 2진수로 출력하는 인코더를 구비한다. 또한, 본 발명은 카운터를 이용한 데이터 압축기 및 곱셈기를 개시한다.
따라서, 본 발명에서는 변형 톨리회로부에 의해 동작속도의 저장 및 트랜지스터의 증가 없이 곱셈기의 전력 소비를 대략 30％ 정도 줄일 수 있다.-
公开(公告)号：KR101584787B1
公开(公告)日：2016-01-13
申请号：KR1020090004245
申请日：2009-01-19
Applicant: 삼성전자주식회사
CPC classification number: H03M1/0646 , H03M1/0682 , H03M1/365
Abstract: 아날로그/디지털변환회로가개시된다. 본발명의실시예에따른아날로그/디지털변환회로는, 다수의비교기들을적절하게재배치하여비교기들의출력단사이에접속된메탈라우팅의길이를조절함으로써평균화회로에서발생할수 있는오프셋을최소화할수 있고아날로그/디지털변환회로의선형성을개선할수 있다.
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公开(公告)号：KR1020150137366A
公开(公告)日：2015-12-09
申请号：KR1020140065104
申请日：2014-05-29
Applicant: 삼성전자주식회사 , 동국대학교 산학협력단
CPC classification number: H04N5/378 , H03M1/1014 , H03M1/123 , H03M1/144 , H03M1/56
Abstract: 램프신호보정장치와방법및 이를포함하는이미지센서가제공된다. 상기램프신호보정장치는, 게인값이메모리에저장된데이터에따라변환되는트리머블트랜지스터(trimmable transistor)를포함하고, 상기메모리에는초기데이터가저장되며, 상기게인값이제1 게인값으로설정되어램프신호를받아제1 및제2 출력신호를출력하는 ADC, 상기제1 출력신호와상기제2 출력신호간의차이를연산하는감산기, 상기감산기의출력과기준값를비교하여, 상기램프신호의기울기변화여부를판단하는디지털비교기, 및상기기울기변화여부에따라, 상기메모리에저장된상기데이터를변경하는업다운카운터를포함하되, 상기업다운카운터가상기데이터를변경하면, 상기트리머블트랜지스터의상기제1 게인값은상기메모리에저장된데이터에따라제2 게인값으로변환된다.
Abstract translation: 提供了用于校准灯信号的装置和方法，以及包括其的图像传感器。 用于校准灯信号的装置包括：模拟数字转换器（ADC），包括根据增益值存储在存储器中的数据转换的可调晶体管，其中初始数据存储在存储器中，增益值为 设置为第一增益值以接收灯信号，以便输出第一和第二输出信号; 减法器，用于计算第一和第二输出信号之间的差; 数字比较器，用于将减法器的输出与参考值进行比较，以便确定灯信号的梯度是否变化; 以及用于根据梯度的变化来改变存储在存储器中的数据的向上/向下计数器。 如果上/下计数器改变数据，则可调整晶体管的第一增益值根据存储在存储器中的数据转换成第二增益值。
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公开(公告)号：KR1020100084875A
公开(公告)日：2010-07-28
申请号：KR1020090004245
申请日：2009-01-19
Applicant: 삼성전자주식회사
CPC classification number: H03M1/0646 , H03M1/0682 , H03M1/365
Abstract: PURPOSE: By including the averaging circuit of the Mobius band form and reassigning a plurality of analog blocks it linear, the A/D converter can minimize error. CONSTITUTION: In the comparator array(22), each compares one reference voltage and analog data among a plurality of reference voltages. The comparator array comprises a plurality of comparators for outputting the logic signal based on the comparison result. The averaging circuit(23) comprises a plurality of metal routings for recompensing the offset generating from at least a part of logic signals. It is each other contiguous among both ends of the comparator array to one and the comparator in which the minimum standard voltage is inputted and the comparator in which the maximum reference voltage is inputted are arranged.
Abstract translation: 目的：通过包含Mobius频带形式的平均电路，并将多个模拟块重新分配为线性，A / D转换器可以最小化误差。 构成：在比较器阵列（22）中，每个比较多个参考电压中的一个参考电压和模拟数据。 比较器阵列包括用于基于比较结果输出逻辑信号的多个比较器。 平均电路（23）包括用于从至少一部分逻辑信号重新补偿偏移生成的多个金属布线。 比较器阵列的两端彼此相邻，并且输入最小标准电压的比较器和输入最大参考电压的比较器。
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公开(公告)号：KR100423845B1
公开(公告)日：2004-05-17
申请号：KR1019970018033
申请日：1997-05-09
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G06F7/48
Abstract: PURPOSE: A rapid multiplexor is provided to enhance an addition operation speed and a multiplication operation speed by making less an aspect ratio of a switching element used in an output signal level recovery circuit for reducing a propagation delay in multiplication operators. CONSTITUTION: The circuit comprises an addition module(13), the first inverter(10), the second inverter(11), and a feedback switching module(12). The addition module(13) adds plural input signals and outputs an addition result. The first inverter(10) and the second inverter(11) invert the addition result output by the addition module(13). The feedback switching module(12) equalizes an output end of the first inverter(10) with an input end of the second inverter(11), and equalizes an input end of the first inverter(10) with an output end of the second inverter(11) for recovering the output signals of the first and the second inverter(10, 11).
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Patent Agency Ranking
公开(公告)号：KR1020010019352A
公开(公告)日：2001-03-15
申请号：KR1019990035707
申请日：1999-08-26
Applicant: 삼성전자주식회사
IPC: G06F7/52
Abstract: PURPOSE: A compressor of a multiplier is provided to compress partial data additionally generated from an operation of an encoder so that it can prevent a wrong operation of the multiplier caused from the calculation of the partial data and reduce a layout area. CONSTITUTION: The compressor(300) comprises a plurality of compressors(300_1, 300_2, 300_n-1, 300n). The compression units(300_1, 300_2, 300_n-1, 300n) includes a plurality of 4 by 2 compressors(COM1, COM2, COM3, COM5) and at least one 9 by 2 compressor(COM4) and compresses the partial data(P_DATA) from the encoder(10). The compressor(300) compresses not only the partial data with a bit number set in advance by the encoder(10), but also the partial data additionally generated by a minus symbol used in a calculation process within the decoder(10).
Abstract translation: 目的：提供乘法器的压缩器来压缩从编码器的操作附加产生的部分数据，从而可以防止由于部分数据的计算引起的乘法器的错误操作并减少布局区域。 构成：压缩机（300）包括多个压缩机（300_1,300_2,300_n-1,300n）。 压缩单元（300_1,300_2,300_n-1,300n）包括多个4×2压缩机（COM1，COM2，COM3，COM5）和至少一个9×2压缩器（COM4），并压缩部分数据（P_DATA） 来自编码器（10）。 压缩器（300）不仅利用编码器（10）预先设定的位数来压缩部分数据，还压缩由解码器（10）内的计算处理中使用的减号所附加的部分数据。
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公开(公告)号：KR100168357B1
公开(公告)日：1999-03-20
申请号：KR1019960010605
申请日：1996-04-09
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: H03K17/00
Abstract: 본 발명은 기하 평균 발생기를 공개한다. 입력한 제1 및 제2아날로그 신호를 소정의 샘플링 주기로 샘플링하여 홀딩한 제1 및 제2아날로그 샘플링 신호들의 기하 평균값을 위상이 서로 겹치지 않는 제1 및 제2클럭에 응답하여 발생하는 그 발생기는, 입력한 제1 및 제2아날로그 샘플링 신호들을 제1클럭에 응답하여 각각 소정수로 제산하고, 제산된 신호들을 출력하는 제1제산 수단과, 제1제산 수단에서 출력되는 신호들을 가산하여 출력하는 제1가산수단과, 입력한 제1 및 제2아날로그 샘플링 신호들을 제2클럭에 응답하여 각각 제곱근 연산하여 출력하는 제곱근 연산 수단과, 제1 및 제2아날로그 샘플링 신호들의 제곱근들을 가산하여 출력하는 제2가산수단과, 입력한 제2가산수단의 출력을 제곱하여 출력하는 제곱 연산수단과, 제곱 연산수단의 출력을 입력하여 소정수로 제산하고, 제산된 신호를 � ��력하는 제2제산수단 및 제2제산수단의 출력으로부터 제1제산수단의 출력을 감산하여 상기 기하평균값으로서 출력하는 감산수단으로 구성되는 것이 바람직하고, 집적화가 유리하고, 회로의 구성이 간단하여 아날로그 처리기 및 퍼지처리기등에 유용하게 사용될 수 있는 효과가 있다.
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公开(公告)号：KR1019980082927A
公开(公告)日：1998-12-05
申请号：KR1019970018033
申请日：1997-05-09
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: G06F7/48
Abstract: 본 발명은 고속으로 동작하는 멀티플렉서에 관한 것으로, 복수의 입력신호들을 가산하여 논리 0 또는 1의 상태의 신호 및 그것의 상보신호를 출력하는 가산부와; 입력단과 출력단을 구비하고, 상기 가산부로 부터 출력된 상기 신호의 상태를 반전시켜 제1 출력신호를 출력하는 제1 인버터와; 입력단과 출력단을 구비하고, 상기 가산부로 부터 출력된 상기 상보신호의 상태를 반전시켜 제2 출력신호를 출력하는 제2 인버터와; 상기 제1 출력신호 및 제2 출력신호의 레벨을 공급전압 또는 접지전위로 복원하기 위하여 상기 제1 인버터의 출력단과 제2 인버터의 입력단의 레벨을 등화시키고, 제1 인버터의 입력단과 제2 인버터의 출력단의 레벨을 등화시키는 피드백 스위칭부를 포함한다. 따라서, 본 발명의 고속 멀티플렉서 장치는 종래의 멀티플렉서가 가지고 있는, 전파지연으로 인한 연산동작의 지연을 해결한 것으로서, 출력신호의 레벨을 복원하는 회로에서 사용되는 스위칭소자 채널의 종횡비를 작게하여 고속 가산을 할 수 있고, 이를 이용하여 고속 승산을 할 수 있는 효과가 있다.
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公开(公告)号：KR1019980048830A
公开(公告)日：1998-09-15
申请号：KR1019960067478
申请日：1996-12-18
Applicant: 삼성전자주식회사
Inventor： 송민규
IPC: H03K19/00
Abstract: 여기에 개시되는 집적화된 패스 트랜지스터 로직 회로는 7 개의 모듈화된 합 발생 블럭들과, 2 개의 캐리 발생 블럭들로 구성되는 조건 합 가산기를 구비한다. 상기 조건 합 가산기에서, 각 합 발생 블럭들 내에 존재하는 멀티플렉서 체인을 통한 캐리 전파가 상기 체인의 최종 단에 도달하기 전에 상기 최종 단은 각 캐리 발생 블럭들로부터의 블럭 캐리 (BC
i ) 및 (-
公开(公告)号：KR1019980027536A
公开(公告)日：1998-07-15
申请号：KR1019960046335
申请日：1996-10-16
Applicant: 삼성전자주식회사
IPC: H03B19/00
Abstract: 본 발명은 주파수 체배기에 관한 것으로서, 특히 입력 신호에 대하여 항상 일정한 위상 변화 특성을 갖는 FIR 필터를 이용하여 안정된 주파수 체배를 하기 위한 FIR 필터를 이용한 안정화 체배기에 관한 것이다.
본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 입력되는 디지털 신호의 위상을 900 지연시키기 위한 FIR 필터 및 상기 디지털 입력 신호와 900 지연된 입력 신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 한다.
본 발명에 의하면 위상을 900 지연시키기 위하여 FIR 필터를 이용함으로써, 공정의 변화에도 불구하고 정확한 2체배의 주파수 출력 및 출력 신호 파형의 듀티가 50%인 안정된 특성의 출력을 얻을 수 있는 효과가 있다.
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