公开(公告)号：KR1020040038449A

公开(公告)日：2004-05-08

申请号：KR1020020067405

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 경계현 ,  임규남

IPC: G11C7/00

CPC classification number: G11C7/1069 ,  G11C7/10 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1096 ,  G11C2207/002

Abstract: PURPOSE: A semiconductor memory device provided with a hierarchical structure of a data input and output line and a method for precharging the same are provided to prevent the data sensing error due to the mismatch characteristics of the sense amplifier by giving uniform hurt to the bit lines(BL,/BL). CONSTITUTION: A semiconductor memory device provided with a hierarchical structure of a data input and output line includes a pair of bit lines(BL,/BL), a pair of local input and output lines(LIO,/LIO), a pair of global input and output lines(GIO,/GIO) and a global input and output line precharge block(104). The pair of bit lines(BL,/BL) are connected to the memory cell. The pair of local input and output lines(LIO,/LIO) are connected to the pair of bit lines(BL,/BL). The pair of global input and output lines(GIO,/GIO) are vertically connected to the pair of local input and output lines(LIO,/LIO). The global input and output line precharge block(104) precharging the pair of global input and output lines(GIO,/GIO) to the half voltage(Vcc/2) of the memory cell voltage by the global input and output line precharge signal(GIOPRB). And, the local input and output lines(LIO,/LIO) are precharged according to the precharge voltage when the pair of global input and output lines(GIO,/GIO) are precharged.

Abstract translation: 目的：提供一种具有数据输入和输出线的分层结构的半导体存储器件及其预充电方法，以通过对位线均匀受伤来防止由于读出放大器的失配特性引起的数据感测误差 （BL，/ BL）。 构成：具有数据输入输出线的分层结构的半导体存储器件包括一对位线（BL，/ BL），一对本地输入和输出线（LIO，/ LIO），一对全局 输入和输出线（GIO，/ GIO）和全局输入和输出线预充电块（104）。 一对位线（BL，/ BL）连接到存储单元。 一对本地输入和输出线（LIO，/ LIO）连接到一对位线（BL，/ BL）。 一对全局输入和输出线（GIO，/ GIO）垂直连接到一对本地输入和输出线路（LIO，/ LIO）。 全局输入和输出线预充电块（104）通过全局输入和输出线预充电信号（GIO，/ GIO）将存储单元电压的半电压（Vcc / 2）预充电到全局输入和输出线预充电块 GIOPRB）。 并且，当一对全局输入和输出线（GIO，/ GIO）被预充电时，本地输入和输出线（LIO，/ LIO）根据预充电电压进行预充电。

公开(公告)号：KR1020030060526A

公开(公告)日：2003-07-16

申请号：KR1020020001262

申请日：2002-01-09

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  유제환 ,  강영구 ,  이종원 ,  심재윤

IPC: G11C8/08

CPC classification number: G11C7/04 ,  G11C7/06 ,  G11C7/22 ,  G11C7/227 ,  G11C2207/2281

Abstract: PURPOSE: A semiconductor memory device is provided to reduce a layout area of a circuit for generating a bit line sense enable signal by improving a structure of the semiconductor memory device. CONSTITUTION: A semiconductor memory device includes a word line selection signal generation portion, a delay portion, and a schmitt trigger(50). The word line selection signal generation portion generates a word line selection signal in order to select a word line. The delay portion generates a signal having the same delay time as the word line selection signal generation portion. The schmitt trigger is connected to the same supply voltage as an enabling voltage for the word line. The schmitt trigger is used for receiving an output signal of the delay portion and generating a word line enable detection signal.

Abstract translation: 目的：提供一种半导体存储器件，以通过改进半导体存储器件的结构来减小用于产生位线检测使能信号的电路的布局面积。 构成：半导体存储器件包括字线选择信号产生部分，延迟部分和施密特触发器（50）。 字线选择信号生成部生成字线选择信号，以便选择字线。 延迟部分产生具有与字线选择信号产生部分相同的延迟时间的信号。 施密特触发器连接到与字线的使能电压相同的电源电压。 施密特触发器用于接收延迟部分的输出信号并产生字线使能检测信号。

公开(公告)号：KR1020020051055A

公开(公告)日：2002-06-28

申请号：KR1020000080426

申请日：2000-12-22

Applicant: 삼성전자주식회사

Inventor： 임규남

IPC: H01L21/82

CPC classification number: H01L21/823871 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/11

Abstract: PURPOSE: A layout method of a cross-coupled transistor pair is provided to exactly perform an operation by forming a junction loading and a gate loading of a pair of transistors to be equal and by forming a threshold voltage to be same. CONSTITUTION: A first metal line is connected with a first and a second common source regions and a second metal line is connected with a first and a third gate regions and a second and a third drain regions. A third metal line is connected with the first and second common source regions and a fourth metal line are connected with a second gate region and a first and a fourth drain regions. At this time, the connections are performed using contacts(CON4) and a first distance between a node(a) and the second gate region of a second PMOS(P-channel Metal Oxide Semiconductor) transistor is the same with a mean value of a second distance between the node(a) and the first gate and a third distance between the node(a) and the third gate, thereby equalizing a junction loading and a gate loading of a first and the second PMOS transistors.

Abstract translation: 目的：提供交叉耦合晶体管对的布局方法，以通过将一对晶体管的结负载和栅极负载相等并通过形成相同的阈值电压来精确地执行操作。 构成：第一金属线与第一和第二公共源极区连接，第二金属线与第一和第三栅极区以及第二和第三漏极区连接。 第三金属线与第一和第二公共源极区域连接，第四金属线与第二栅极区域和第一和第四漏极区域连接。 此时，使用触点（CON4）执行连接，并且节点（a）与第二PMOS（P沟道金属氧化物半导体）晶体管的第二栅极区域之间的第一距离与第一PMOS（P沟道金属氧化物半导体）晶体管的平均值相同 节点（a）和第一栅极之间的第二距离和节点（a）和第三栅极之间的第三距离，从而均衡第一和第二PMOS晶体管的结负载和栅极负载。

公开(公告)号：KR1020010105564A

公开(公告)日：2001-11-29

申请号：KR1020000026129

申请日：2000-05-16

Applicant: 삼성전자주식회사

Inventor： 이종언 ,  강상석 ,  임규남

IPC: G11C29/00

CPC classification number: B82Y30/00

Abstract: A fullerene-containing structure which comprises a multilayered amorphous carbon base (4) comprising a first amorphous carbon layer (1) and a second amorphous carbon layer (2) and further comprises giant fullerenes (6) formed at least around the layer interface in the base (4) and each extending to both layers. The giant fullerenes formed around the layer interface can be connected to each other to form a continuous structure, e.g., a filmy structure (a filmy giant fullerene (7)). Such a fullerene- containing structure can be regulated with respect to the shape and position of the giant fullerenes and the state of the fullerenes, e.g., a continuous structure. The generated giant fullerenes themselves can be protected with the stable carbonaceous substrate.

Abstract translation: 一种含富勒烯的结构，其包含包含第一无定形碳层（1）和第二无定形碳层（2）的多层无定形碳基（4），并且还包含至少形成在所述层中界面周围的巨富勒烯（6） 基底（4），并且每个延伸到两个层。 形成在层界面周围的巨富勒烯可以彼此连接以形成连续结构，例如薄膜结构（薄膜巨富勒烯（7））。 这种含富勒烯的结构可以相对于巨富勒烯的形状和位置以及富勒烯的状态例如连续结构来调节。 所产生的巨型富勒烯本身可以用稳定的碳质底物保护。

公开(公告)号：KR1020010098050A

公开(公告)日：2001-11-08

申请号：KR1020000022641

申请日：2000-04-28

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  최종현 ,  강상석

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치의 리던던시 회로를 공개한다. 그 회로는 제1전압과 제1노드사이에 병렬 연결되고 입력되는 복수개의 디코딩 출력신호들을 각각 반전하여 출력하기 위한 복수개의 반전회로들, 제1노드와 제2전압사이에 연결되고 제어신호에 응답하여 리던던시 동작을 제어하기 위한 리던던시 제어회로, 및 복수개의 반전회로들 각각의 출력 노드와 제2노드사이에 연결된 복수개의 퓨즈들을 구비한 회로들을 적어도 하나 이상 구비하고, 적어도 하나 이상의 회로들 각각의 제2노드로부터 출력되는 신호들을 조합하여 리던던시 인에이블 신호를 발생하기 위한 리던던시 인에이블 신호 발생회로로 구성되어 있다. 따라서, 본 발명의 반도체 메모리 장치의 리던던시 회로는 퓨즈들이 리던던시 회로를 구성하는 반전회로들의 뒷단에 구성되어 있음으로 인해서 디코딩 출력신호들의 부하가 동일하게 되어 디코딩 출력신호들사이의 스큐가 발생되지 않는다.

公开(公告)号：KR1020010090149A

公开(公告)日：2001-10-18

申请号：KR1020000014798

申请日：2000-03-23

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  강상석

IPC: H01L27/02

CPC classification number: G11C17/18

Abstract: PURPOSE: A fuse circuit and method thereof are provided to improve reliability of electrically the programmable fuse. CONSTITUTION: When resistive value of a first fuse unit(102) is smaller than that of a second fuse unit(104), voltage levels of nodes(ND10,ND20) of a fuse circuit(200) are determined by the size of capacitive parasitic loading of each node. When a control pulse signal(MRS1) transits a low level to a high level, NMOS transistors(114,116) are turn-on. Thereby, fine voltage differences due to resistive difference of the fuse units(102,104) create between the nodes(ND10,ND20) according to a plurality of PMOS and NMOS transistors(106,108,114,116) used as current sense amplifier circuits. The current applied to the first and second fuse units(102,104) having difference resistive value is constantly discharged via the NMOS transistors(114,116) having same discharging capability regardless of the size of capacitive parasitic loading of the nodes(ND10,ND20). Thereby, the voltage of the first node(ND10) is highly set compared to the voltage of the second node(ND20).

Abstract translation: 目的：提供一种熔丝电路及其方法，以提高电可编程熔丝的可靠性。 构成：当第一熔丝单元（102）的电阻值小于第二熔丝单元（104）的电阻值时，熔丝电路（200）的节点（ND10，ND20）的电压电平由容性寄生的尺寸 加载每个节点。 当控制脉冲信号（MRS1）将低电平转换到高电平时，NMOS晶体管（114,116）导通。 因此，根据用作电流检测放大器电路的多个PMOS和NMOS晶体管（106,108,114,116），由熔丝单元（102,104）的电阻差导致的精细电压差在节点（ND10，ND20）之间产生。 施加到具有不同电阻值的第一和第二熔丝单元（102,104）的电流经由具有相同放电能力的NMOS晶体管（114,116）恒定地放电，而与节点（ND10，ND20）的电容寄生负载的大小无关。 由此，与第二节点（ND20）的电压相比，第一节点（ND10）的电压高度设定。

公开(公告)号：KR1020010081844A

公开(公告)日：2001-08-29

申请号：KR1020000008017

申请日：2000-02-19

Applicant: 삼성전자주식회사

Inventor： 강상석 ,  최종현 ,  주재훈 ,  임규남

IPC: G11C11/4063

CPC classification number: G11C8/10 ,  G11C8/08 ,  G11C8/18

Abstract: PURPOSE: A decoder circuit is provided to prevent a malfunction of the circuit generated when word lines are inactive, by directly controlling an input voltage of a word line driving terminal when the word lines activated during the test are inactive. CONSTITUTION: The decoder circuit includes a plurality of word lines(WL1) and has a test operation. The test operation sequentially activates/inactivates the word lines(WL1). Decoders(100,110) decode an address for selecting a corresponding word line(WL1). A word line driver drives the corresponding word line in response to an output signal of the decoder. A decoder connection/separating circuit electrically connects the decoder and the driver when the word lines are sequentially activated and electrically separates the decoder and the driver when the word lines are sequentially inactivated.

Abstract translation: 目的：提供一个解码器电路，通过在测试期间激活的字线无效时直接控制字线驱动终端的输入电压，防止字线不活动时产生的电路故障。 构成：解码器电路包括多个字线（WL1），并具有测试操作。 测试操作顺序地激活/禁用字线（WL1）。 解码器（100,110）解码用于选择相应字线（WL1）的地址。 字线驱动器响应于解码器的输出信号驱动相应的字线。 当字线被顺序地激活时，解码器连接/分离电路电连接解码器和驱动器，并且当字线被顺序地不激活时，解码器和驱动器电隔离。

公开(公告)号：KR100512934B1

公开(公告)日：2005-09-07

申请号：KR1020020001262

申请日：2002-01-09

Applicant: 삼성전자주식회사

Inventor： 임규남 ,  유제환 ,  강영구 ,  이종원 ,  심재윤

IPC: G11C8/08

CPC classification number: G11C7/04 ,  G11C7/06 ,  G11C7/22 ,  G11C7/227 ,  G11C2207/2281

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 액티브 명령에 응답하여 로우 어드레스를 입력하여 디코딩하는 디코더, 디코더의 출력신호에 응답하여 복수개의 워드 라인들중 하나의 워드 라인을 선택하는 워드 라인 선택회로, 하나의 워드 라인을 선택하기 위한 워드 라인 선택회로와 거의 동일한 구성을 가지고 디코더의 출력신호에 응답하여 하나의 워드 라인과 거의 동일한 라인 캐패시턴스를 가지는 더미 워드 라인을 선택하는 더미 워드 라인 선택회로, 및 상기 워드 라인을 인에이블하기 위한 인에이블 전압과 동일한 전원전압에 연결되고, 더미 워드 라인의 신호를 입력하여 워드 라인 인에이블 검출신호를 발생하는 슈미트 트리거로 구성되어 있다. 따라서, 비트 라인 센스 인에이블 신호를 발생하기 위한 회로의 레이아웃 면적이 줄어들게 되고, 공정, 전압, 및 온도 변화에 관계없이 일정한 지연시간 후에 비트 라인 센스 인에이블 신호가 발생되게 된다.

公开(公告)号：KR100482405B1

公开(公告)日：2005-04-14

申请号：KR1020020067405

申请日：2002-11-01

Applicant: 삼성전자주식회사

Inventor： 경계현 ,  임규남

IPC: G11C7/00

CPC classification number: G11C7/1069 ,  G11C7/10 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1096 ,  G11C2207/002

Abstract: 본 발명은 계층(Hierachical) 구조를 갖는 반도체 메모리장치에서 로컬 입출력라인과 글로벌 입출력 라인을 프리차지하는 장치 및 그 프리차지방법에 관한 것이다.
이를 위한 본 발명에서, 비트라인 쌍들에 로컬 입출력라인 쌍들이 연결되고, 상기 로컬 입출력라인 쌍들에 글로벌 입출력라인 쌍들이 연결되는 계층구조를 갖는 반도체 메모리 장치의 프리차지 방법은,
상기 글로벌 입출력라인 쌍들을 메모리 셀 어레이 전압의 하프전압(Vcc/2)레벨로 프리차지하고, 상기 글로벌 입출력라인 쌍들로 프리차지되는 상기 메모리 셀 어레이 전압의 하프전압으로 상기 로컬 입출력라인 쌍들을 프리차지하도록 하는 것을 특징으로 한다.

公开(公告)号：KR1020040055864A

公开(公告)日：2004-06-30

申请号：KR1020020082300

申请日：2002-12-23

Applicant: 삼성전자주식회사

Inventor： 이범재 ,  김수아 ,  임규남

IPC: G11C11/4091

CPC classification number: G11C7/06 ,  G11C7/065 ,  G11C2207/065

Abstract: PURPOSE: A semiconductor memory device provided with an improved bit line sensing operation is provided to obtain a stable operation of sensing bit line data in a high speed by preventing the mis-operation due to the pre-sensing. CONSTITUTION: A semiconductor memory device provided with an improved bit line sensing operation includes a plurality of bit line sense amplifiers(1,2,...n), a precharge circuit(10) and a switch(51). Each of the bit line sense amplifiers(1,2,...n) is connected to a bit line pair. The precharge circuit(10) generates a precharge voltage through a first and a second precharge nodes(PR,PRB) in response to the equalizing control signal applied thereto during the data non-access mode to precharge a first and a second driving nodes(LA,LAB) of the bit line sense amplifiers(1,2,...n) with the same voltage level. And, the switch(51) connects the first and the second precharge nodes(PR,PRB) to the first and the second driving nodes(LA,LAB) of the bit line sense amplifiers(1,2,...n) in response to the p-type and n-type sense amplifying driving signals applied during the data non-access mode.

Abstract translation: 目的：提供一种具有改进的位线检测操作的半导体存储器件，以通过防止由于预感测而导致的误操作而获得高速感测位线数据的稳定操作。 构成：提供改进的位线检测操作的半导体存储器件包括多个位线读出放大器（1,2，... n），预充电电路（10）和开关（51）。 每个位线读出放大器（1,2，... n）连接到位线对。 预充电电路（10）响应于在数据非访问模式期间施加的均衡控制信号，通过第一和第二预充电节点（PR，PRB）产生预充电电压，以对第一和第二驱动节点（LA ，LAB）具有相同的电压电平的位线读出放大器（1,2，... n）。 而且，开关51将第一和第二预充电节点（PR，PRB）连接到位线读出放大器（1,2，... n）的第一和第二驱动节点（LA，LAB） 响应于在数据非访问模式期间施加的p型和n型读出放大驱动信号。