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公开(公告)号：KR1020170027414A
公开(公告)日：2017-03-10
申请号：KR1020150123973
申请日：2015-09-02
Applicant: 삼성전자주식회사
CPC classification number: G05F3/262
Abstract: 레귤레이터회로는전력트랜지스터, 전류미러, 제1 트랜지스터, 제2 트랜지스터및 전류원을포함한다. 전력트랜지스터는외부전원전압이인가되는소스, 제1 전압을가지는제1 노드에연결되는게이트및 내부전원전압이출력되는제2 노드에연결되는드레인을포함한다. 전류미러는제2 전압을가지는제3 노드로제1 전류를출력하고, 제1 전류와동일한크기를가지는제2 전류를제1 노드로출력한다. 제1 트랜지스터는제1 노드에연결되는드레인, 기준전압이인가되는게이트및 제4 노드에연결되는소스를포함한다. 제2 트랜지스터는제3 노드에연결되는드레인, 제2 노드에연결되는게이트및 제4 노드에연결되는소스를포함한다. 전류원은제3 전류를제4 노드로부터끌어오고, 제2 전압에기초하여제1 전류와동일한크기를가지는복사전류를생성하고, 복사전류와기준전류의차이에기초하여제3 전류의크기를변경한다.
Abstract translation: 调节器电路包括功率晶体管，电流辅助电极，第一NMOS晶体管，第二NMOS晶体管和电流源。 功率晶体管具有连接到外部电源电压源的源极，连接到具有连接到输出内部电源电压的第二节点的第一电压和漏极的第一节点的栅极。 当前小电流向具有第二电压的第三节点提供第一电流，并向第一节点提供第二电流。 第一NMOS晶体管具有连接到第一节点的漏极，接收第一参考电压的栅极和连接到第四节点的源极。 第二NMOS晶体管具有连接到第三节点的漏极，连接到第二节点的栅极和连接到第四节点的源极。
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公开(公告)号：KR1020110001397A
公开(公告)日：2011-01-06
申请号：KR1020090058917
申请日：2009-06-30
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1051 , G11C7/109 , G11C7/222 , G11C2207/2272
Abstract: PURPOSE: A semiconductor memory device is provided to reduce the power consumption without malfunction by blocking the clock applied to the FIFO register. CONSTITUTION: A clock generator(72) generates a plurality of transmission clocks. The clock generator generates a plurality of sampling clocks respectively having delay time differences. A FIFO register(75) stores the internal read signal in response to one or more sampling clock out of the plurality of sampling clocks.
Abstract translation: 目的：提供半导体存储器件，通过阻止施加到FIFO寄存器的时钟来降低功耗，而不会出现故障。 构成：时钟发生器（72）产生多个传输时钟。 时钟发生器产生分别具有延迟时间差的多个采样时钟。 FIFO寄存器（75）响应于多个采样时钟中的一个或多个采样时钟存储内部读取信号。
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公开(公告)号：KR100763248B1
公开(公告)日：2007-10-04
申请号：KR1020060063779
申请日：2006-07-07
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1039 , G11C7/1072 , G11C8/18 , G11C29/20 , G11C2029/3602 , G11C2207/2245
Abstract: A semiconductor memory device and a method for implementing an SPA(Single Pumped Address) mode thereof are provided to evaluate internal margin between commands accurately by reducing operation cycle time(tCC) of a clock signal. According to a DPA(Dual Pumped Address) type semiconductor memory device where one external address is applied as being divided to correspond to two continuous operation cycles of a clock signal, an internal address generation circuit enables to maintain a first internal command and a second internal command corresponding to a second external command as one operation clock cycle in a test mode, by outputting a first internal address and the first internal command corresponding to a first external address and a first external command respectively during an operation cycle next to a second operation cycle of two continuous operation cycles of the clock signal to apply the first external address, when the first external address and the first external command are applied and the second external address and the second external command are applied.
Abstract translation: 提供半导体存储器件和实现其（单抽取地址）模式的方法，以通过减小时钟信号的操作周期时间（tCC）来精确地评估命令之间的内部余量。 根据DPA（双泵浦地址）型半导体存储器件，其中一个外部地址被施加为被分割成对应于时钟信号的两个连续操作周期，内部地址产生电路使得能够维持第一内部命令和第二内部 在测试模式中通过在第二操作周期之后的操作周期期间分别输出与第一外部地址和第一外部命令相对应的第一内部地址和第一内部命令，将对应于第二外部命令的第二外部命令作为一个操作时钟周期 当施加第一外部地址和第一外部命令并且应用第二外部地址和第二外部命令时，时钟信号的两个连续操作周期用于施加第一外部地址。
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34.发明授权더블 펌프드 어드레스 스킴의 메모리 장치에서 고속 동작을위해 확장된 유효 어드레스 윈도우로 유효 커맨드를샘플링하는 회로 및 방법 有权더블펌프드게드레스스킴의메모리장치에서고속동작을위해확장된유효어드레스윈도우로유효커맨드를하는회로및방
公开(公告)号：KR100660892B1
公开(公告)日：2006-12-26
申请号：KR1020050111418
申请日：2005-11-21
Applicant: 삼성전자주식회사
Abstract: A circuit and a method for sampling a valid command by using an extended valid address window for high speed operation in a double pumped address scheme memory device are provided to easily assure the margin between with a decoded internal command signal to latch extended first and second internal address signals, by enabling the valid window of the extended first and second internal address signals to assure at least two periods of the valid window. A valid command signal generation part receives command signals in response to a clock signal and then generates a valid command signal. An address buffer sequentially receives first and second address signals in response to the clock signal and generates first and second internal address signals from the first and second address signals, and generates extended first and second internal address signals in response to the valid command signal. A command buffer generates internal command signals from command signals in response to the clock signal, and generates an internal clock signal by delaying the clock signal. An address latch circuit generates a decoded internal command signal by decoding the internal command signals in response to the internal clock signal, and latches and decodes the extended first and second internal address signals in response to the decoded internal command signal.
Abstract translation: 提供了一种通过使用用于双泵地址方案存储器装置中的高速操作的扩展有效地址窗口对有效命令进行采样的电路和方法，以容易地确保解码的内部命令信号与锁定扩展的第一和第二内部 通过启用扩展的第一和第二内部地址信号的有效窗口来确保有效窗口的至少两个周期。 有效的命令信号产生部分响应于时钟信号接收命令信号，然后产生有效的命令信号。 地址缓冲器响应于时钟信号顺序地接收第一和第二地址信号，并且从第一和第二地址信号产生第一和第二内部地址信号，并响应于有效的命令信号产生扩展的第一和第二内部地址信号。 命令缓冲器响应于时钟信号从命令信号生成内部命令信号，并且通过延迟时钟信号来生成内部时钟信号。 地址锁存电路通过响应于内部时钟信号对内部命令信号进行解码来生成解码的内部命令信号，并且响应于解码的内部命令信号来锁存和解码扩展的第一和第二内部地址信号。
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公开(公告)号：KR100604945B1
公开(公告)日：2006-07-31
申请号：KR1020050071408
申请日：2005-08-04
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 복수개의 트랜지스터를 순차적으로 턴온시킴으로써 동시적 스위칭 노이즈를 저감시키는 구성을 갖는 데이터 출력 드라이버가 개시된다. 본 발명에 따른 데이터 출력 드라이버는 차단 제어부, 연결 제어부 및 출력 구동부를 구비하는 것을 특징으로 한다. 상기 차단 제어부는 각각 내부 데이터의 논리 레벨에 대응하는 차단 제어 신호를 동시적으로 출력하는 복수개의 병렬 트랜지스터들을 구비한다. 상기 연결 제어부는 각각 내부 데이터의 논리 레벨에 대응하는 연결 제어 신호를 순차적으로 출력하는 복수개의 직렬 트랜지스터들을 구비한다. 상기 출력 구동부는 차단 제어 신호에 응답하여 동시적으로 턴오프(Turn off)됨으로써 구동 전압원과 출력 패드를 동시적으로 차단시키거나, 연결 제어 신호에 응답하여 순차적으로 턴온(Turn on)됨으로써 구동 전압원과 출력 패드를 순차적으로 연결시키는 복수개의 구동 트랜지스터들을 구비한다.
본 발명에 의하면 급격한 전류 상승을 억제함으로써, 동시적 스위칭 노이즈(SSN)와 이웃하는 데이터 전송 경로 간의 상호 간섭(ISI)을 저감시킬 수 있는 효과가 있다.
데이터 출력 드라이버, 동시적 스위칭 노이즈, 순차적 턴온Abstract translation: 公开了具有通过顺序地导通多个晶体管来减少同时开关噪声的配置的数据输出驱动器。 根据本发明的数据输出驱动器的特征在于包括切断控制单元，连接控制单元和输出驱动器。 阻塞控制单元包括多个并行晶体管，用于同时输出对应于内部数据的逻辑电平的阻塞控制信号。 连接控制单元包括多个串行晶体管，用于顺序输出对应于内部数据的逻辑电平的连接控制信号。 输出驱动器响应于关断控制信号同时关断，以同时关断驱动电压源和输出焊盘或者响应于连接控制信号而顺序地导通， 并且多个驱动晶体管顺序连接输出焊盘。
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Patent Agency Ranking
公开(公告)号：KR102248279B1
公开(公告)日：2021-05-07
申请号：KR1020140072170
申请日：2014-06-13
Applicant: 삼성전자주식회사
Abstract: 본발명은스토리지장치에관한것이다. 본발명의스토리지장치는불휘발성메모리, 그리고읽기시에불휘발성메모리로제1 타이밍신호를전송하는메모리컨트롤러로구성된다. 불휘발성메모리는, 제1 타이밍신호에응답하여읽기데이터및 제2 타이밍신호를출력하는불휘발성메모리장치, 그리고제1 타이밍신호에따라고정지연을검출하고, 고정지연을이용하여제2 타이밍신호로부터제3 타이밍신호를생성하고, 제3 타이밍신호에동기되어읽기데이터를리타이밍하고, 그리고제3 타이밍신호및 리타이밍된읽기데이터를메모리컨트롤러로출력하는리타이밍회로로구성된다.
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公开(公告)号：KR102226370B1
公开(公告)日：2021-03-15
申请号：KR1020150006040
申请日：2015-01-13
Applicant: 삼성전자주식회사
Abstract: 본발명은집적회로에관한것이다. 본발명의집적회로는입출력패드, 입출력패드에연결되고입출력패드를통해외부장치로출력신호를출력하는구동회로, 입출력패드에연결되고입출력패드를외부장치로부터입력신호를수신하는수신회로, 그리고수신회로로부터출력되는신호에응답하여, 입출력패드로입력신호를전송하는외부장치의터미네이션코드를생성하는코드생성기로구성된다.
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公开(公告)号：KR1020170112280A
公开(公告)日：2017-10-12
申请号：KR1020160039120
申请日：2016-03-31
Applicant: 삼성전자주식회사
IPC: H04L29/04 , H04L29/10 , H04B1/16 , H04L12/835
CPC classification number: H04B1/24 , H04L25/0292 , H04L25/0298 , H04L25/03847 , H04L25/03878 , H04L47/6235 , H04L49/90
Abstract: 수신인터페이스회로는, 터미네이션제어신호에응답하여터미네이션모드를변경하는터미네이션회로, 버퍼제어신호에응답하여수신특성을변경하는버퍼블록및 상기터미네이션모드의변경에연동하여상기버퍼블록의상기수신특성이변경되도록상기터미네이션제어신호및 상기버퍼제어신호를발생하는인터페이스컨트롤러를포함한다. 수신인터페이스회로는터미네이션모드에연동하여수신특성을변경함으로써다양한통신규격들을지원할수 있다. 이러한수신인터페이스회로를이용하여메모리시스템과같은송수신시스템의통신효율을증가시키고송신장치와수신장치사이의호환성을향상시킬수 있다.
Abstract translation: 接收接口电路包括用于响应于终止控制信号而改变终端模式的终端电路，用于响应于缓冲器控制信号而改变接收特性的缓冲器块， 以及用于产生终端控制信号和缓冲器控制信号的接口控制器。 接收接口电路可以通过结合终止模式改变接收特性来支持各种通信标准。 通过使用这样的接收接口电路，可以提高诸如存储器系统的发送/接收系统的通信效率，并且可以提高发送装置与接收装置之间的兼容性。
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公开(公告)号：KR1020170019873A
公开(公告)日：2017-02-22
申请号：KR1020150114325
申请日：2015-08-13
Applicant: 삼성전자주식회사
CPC classification number: H04L25/03019 , H04L25/03114 , H04L2025/03535
Abstract: 이퀄라이저장치는이퀄라이저컨트롤러및 복수의이퀄라이저들을포함한다. 이퀄라이저컨트롤러는제어신호에기초하여복수의인에이블신호들, 복수의지연제어신호들및 복수의전압제어신호들을제공한다. 복수의이퀄라이저들은인에이블신호들, 지연제어신호들및 전압제어신호들에기초하여로직회로들사이를연결하는연결노드들에이퀄라이저신호들을제공한다. 본발명에따른이퀄라이저장치는인에이블신호들, 지연제어신호들및 전압제어신호들에기초하여로직회로들사이를연결하는연결노드들에이퀄라이저신호들을제공함으로써심볼간 간섭현상을감소시킬수 있다.
Abstract translation: 均衡器电路可以包括均衡器控制器和多个均衡器。 均衡器控制器可以基于控制信号向单独的均衡器证明单独的使能信号组，延迟控制信号和电压控制信号。 均衡器提供均衡器信号以在单独的逻辑电路对之间分离连接节点。 可以基于接收到的使能信号来选择性地激活均衡器。 均衡器可以包括延迟控制电路和电压控制电路。 延迟控制电路可以延迟接收到的传送信号，以基于接收的延迟控制信号产生延迟的传送信号。 电压控制电路可以基于延迟的传送信号和接收的电压控制信号产生均衡器信号。 均衡器电路可以通过将均衡器信号提供给逻辑电路之间的连接节点来减小集成电路中的符号间干扰。
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公开(公告)号：KR1020150089770A
公开(公告)日：2015-08-05
申请号：KR1020140010767
申请日：2014-01-28
Applicant: 삼성전자주식회사
CPC classification number: H03L7/087 , G11C7/222 , H03L7/07 , H03L7/083 , H03L7/0995
Abstract: DLL의출력을 ILPLL의주입신호로사용하는 ILPLL이개시된다. 본발명에따른 ILPLL 회로는, 기준클럭에대한지연고정동작을수행하여 DLL 클럭을생성하는 DLL과, 상기기준클럭에대한주입동기위상고정동작을수행하여출력클럭을생성하는 ILPLL을포함하고, 상기 DLL 클럭을상기 ILPLL의전압제어발진기의주입클럭으로하여상기전압제어발진기에주입하는것을특징으로한다.
Abstract translation: 公开了使用DLL的输出作为ILPLL的注入信号的ILPLL。 根据本发明的ILPLL电路包括对参考时钟执行延迟定影操作并产生DLL时钟的DLL，以及对参考时钟执行注入同步相位固定操作并产生输出时钟的ILPLL。 DLL时钟用作ILPLL的压控振荡器的注入时钟。 并将其注入压控振荡器。
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