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公开(公告)号：KR101704751B1
公开(公告)日：2017-02-09
申请号：KR1020100131628
申请日：2010-12-21
Applicant: 삼성전자주식회사
IPC: G06F17/50 , G06F15/173 , G06F15/80
CPC classification number: G06F17/5009 , G06F17/5022 , G06F17/5031 , G06F2217/84
Abstract: 멀티코어시스템을구성하는모듈간에통신에서데이터충돌을방지하고, 시뮬레이션의오버헤드를최소화하는시뮬레이터및, 그장치에관한기술을제시하고자한다. 일실시예에따른모듈간의타이밍정보를이용하는멀티코어시스템의시뮬레이터는번들데이터의타이밍정보에따라함수실행타이밍을동기화하는다수의모듈을라이브러리로부터선택하고, 선택된모듈을이용하여멀티코어시스템의구조모델을생성하는구조구성부와, 멀티코어시스템의구조모델에포함된다수의모듈간의함수실행타이밍정보를알아내어, 각모듈의함수실행을제어하고그 결과를출력하는시뮬레이션엔진부를포함한다.
Abstract translation: 提供了一种用于多核系统的模拟装置和方法。 模拟装置可以防止在模块之间的通信期间发生数据冲突，并且可以减少模拟期间产生的开销。 模拟装置可以基于定时信息来选择要在功能执行定时上同步的多个模块，并且可以使用所选择的模块来配置多核系统体系结构模型。 模拟装置可以获取模块的功能执行定时信息，基于所获取的功能执行定时信息控制模块的功能的执行，并且输出模块执行功能的控制结果。
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公开(公告)号：KR1020160032940A
公开(公告)日：2016-03-25
申请号：KR1020140123716
申请日：2014-09-17
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L29/94 , H01L29/36 , H01L29/42312 , H01L29/4966 , H01L29/517
Abstract: 펌핑캐패시터는 N형웰 영역및 N형웰 영역내에배치되는 N형도핑영역을구비한기판과, 기판상에형성된 P형게이트층과, 기판및 P형게이트층사이에개재되는게이트유전막을포함한다.
Abstract translation: 本发明提供一种防止电气特性劣化的泵浦电容器，并且在设备的操作中保持可靠性。 泵浦电容器包括：具有n型阱区的衬底和设置在n型阱区内的n型掺杂区; 形成在所述基板上的p型栅极层; 以及介于基板和p型栅极层之间的栅极电介质层。
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公开(公告)号：KR1020140126194A
公开(公告)日：2014-10-30
申请号：KR1020130044434
申请日：2013-04-22
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5081 , G06F11/3684 , G06F17/5009 , G06F9/44 , G06F11/36
Abstract: 프로세서의 검증을 위하여 중복 없는 테스트 케이스를 생성하는 장치에 관한 것으로, 일 실시예에 따르면, 전체 검증 공간(total verification space)에서 복수의 제약 검증 공간(constrained verification space)을 정의하고, 복수의 제약 검증 공간 각각에 대하여 제약 조건 기술(constrined description)을 생성하는 제약조건생성부 및 제약 조건 기술을 이용하여 테스트 케이스를 생성하는 테스트케이스생성부를 포함할 수 있다.
Abstract translation: 本发明涉及一种创建不重叠以验证处理器的测试用例的设备。 根据实施例，设备可以包括：约束条件生成单元，其在总验证空间中定义多个约束验证空间，并且为每个约束验证空间生成约束条件描述; 以及使用约束条件描述生成测试用例的测试用例生成单元。
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公开(公告)号：KR1020140126189A
公开(公告)日：2014-10-30
申请号：KR1020130044429
申请日：2013-04-22
Applicant: 삼성전자주식회사
CPC classification number: G06F9/30145
Abstract: 멀티 실행 모드 지원 장치 및 방법이 개시된다. 본 발명의 일 양상에 따른 멀티 실행 모드 지원 장치는, 오퍼랜드(operand) 및 오피코드(opcode)를 포함하는 복수의 명령어(instruction)를 수신하여 설정된 실행 모드에 따라 적어도 하나 이상의 명령어를 선택하고, 선택된 명령어에 대한 오피코드를 상기 복수의 기능 유닛에 전달하는 명령어 분배부와, 선택된 명령어를 실행할 수 있도록, 선택된 명령어에 포함된 오퍼랜드를 기반으로 라우팅을 위한 스위치 구성 정보를 생성하는 오퍼랜드 스위치 제어부와, 스위치 구성 정보를 바탕으로 기능 유닛의 출력 또는 레지스터 파일의 출력에서 기능 유닛의 입력 또는 레지스터 파일의 입력으로 라우팅하는 오퍼랜드 스위치를 포함할 수 있다.
Abstract translation: 公开了一种多执行模式支持装置及其方法。 根据本发明的一个方面，多执行模式支持装置包括：指令分配单元，其接收包括操作数和操作码的多个指令，根据定义的执行模式选择至少一个指令，并且递送用于 所选择的指令到多个功能单元; 操作数切换控制单元，其基于所选择的指令中包括的操作数生成用于路由的切换配置数据; 以及操作数开关，其基于开关配置数据将功能单元或寄存器文件的输出路由到功能单元或寄存器文件的输入。
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公开(公告)号：KR1020130029274A
公开(公告)日：2013-03-22
申请号：KR1020110092604
申请日：2011-09-14
Applicant: 삼성전자주식회사
CPC classification number: G06F9/30032 , G06F9/30036
Abstract: PURPOSE: A processor based on a swizzed virtual register and a swizzle pattern providing device thereof are provided to improve the performance of the processor by reducing the number of swizzle instructions generated during application execution. CONSTITUTION: A vector register(102) stores a data set related to vector operation. A swizzle pattern providing unit(103) provides a swizzle pattern about the data set of the vector register. The swizzle pattern providing unit combines each data element of the data set about the vector register or changes an arrangement sequence of the data elements. The swizzle pattern providing unit combines each data element of the data set about first and second vector registers. The swizzle pattern providing unit includes data lines connected with the input of a vector calculating unit(101). [Reference numerals] (101) Vector calculating unit
Abstract translation: 目的：提供一种基于浮动虚拟寄存器和其提供装置的交换模式的处理器，以通过减少在应用执行期间产生的交换指令的数量来提高处理器的性能。 构成：向量寄存器（102）存储与向量操作相关的数据集。 旋转模式提供单元（103）提供关于向量寄存器的数据集的旋转模式。 旋转图案提供单元组合关于向量寄存器的数据集的每个数据元素或改变数据元素的排列顺序。 旋转模式提供单元组合关于第一和第二矢量寄存器的数据集的每个数据元素。 旋转图案提供单元包括与矢量计算单元（101）的输入连接的数据线。 （附图标记）（101）矢量计算单元
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Patent Agency Ranking
公开(公告)号：KR1020120038196A
公开(公告)日：2012-04-23
申请号：KR1020100099826
申请日：2010-10-13
Applicant: 삼성전자주식회사
IPC: H04L12/28 , H03M7/30 , H04L12/54 , H04L12/773
Abstract: PURPOSE: A routing device and a network device are provided to increase the entire performance of the network device and to transmit/receive data after compression of data. CONSTITUTION: A memory unit(110) temporarily stores compressed data and decompressed data. A compression/decompression unit(113) compresses inputted data within data processing time and decompresses the compression of data. A transmitting unit(111) transmits the compressed data or the decompressed data. A determining unit(112) determines generation and extinction of congestion in a routing unit(100).
Abstract translation: 目的：提供路由设备和网络设备，以增加网络设备的整体性能，并在数据压缩后发送/接收数据。 构成：存储单元（110）临时存储压缩数据和解压缩数据。 压缩/解压缩单元（113）在数据处理时间内压缩输入的数据，并解压缩数据的压缩。 发送单元（111）发送压缩数据或解压缩数据。 确定单元（112）确定路由单元（100）中的拥塞的生成和消灭。
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公开(公告)号：KR1020090095312A
公开(公告)日：2009-09-09
申请号：KR1020080020582
申请日：2008-03-05
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76895 , H01L21/76816 , H01L21/76877 , H01L23/485 , H01L23/53252 , H01L2924/0002 , H01L2924/00
Abstract: A method of forming a wiring layer in a semiconductor device is provided to form a contact hole having a low aspect ratio by etching a first inter-insulating layer thinner than whole inter-insulating layer in order to prevent the burial defects. A first inter-insulating film(106) is formed with a first thickness(h1) among whole inter-insulating films(113) formed on a support layer(100), and a first contact plug(110) is formed within the first inter-insulating layer. The inter-insulating layer of the entire thickness by forming a second inter-insulating layer with a second thickness, and a local wiring layer(126) consisting of a first contact plug and a second contact plug(118) is formed by forming the second contact plug connected to the first contact plug in the second inter-insulating layer.
Abstract translation: 提供一种在半导体器件中形成布线层的方法，以通过蚀刻比全部绝缘层更薄的第一绝缘层来形成具有低纵横比的接触孔，以防止埋藏缺陷。 第一绝缘膜（106）在形成在支撑层（100）上的整个绝缘膜（113）中形成第一厚度（h1），并且第一接触插塞（110）形成在第一间隔 - 绝缘层。 通过形成具有第二厚度的第二绝缘层和由第一接触插塞和第二接触插塞（118）组成的局部布线层（126），形成整个厚度的绝缘层，通过形成第二绝缘层 接触插塞连接到第二绝缘层中的第一接触插塞。
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公开(公告)号：KR1020070087987A
公开(公告)日：2007-08-29
申请号：KR1020060018026
申请日：2006-02-24
Applicant: 삼성전자주식회사
IPC: H03K19/00 , H03K19/094
Abstract: A low voltage regulated cascade circuit and a CMOS analog circuit using the same are provided to maintain a high output resistance and a wide output voltage swing width at an operation voltage under one volt by maintaining a higher threshold voltage than the threshold voltage of NMOS transistors. A low voltage regulated cascade circuit includes a first MOS transistor(NM2), a second MOS transistor(NM1), a third MOS transistor(PM1), and a first current source(CS2). The first MOS transistor(NM2) of a first conductive type is connected between an output terminal and a first node. The second MOS transistor(NM1) of a first conductive type applies a bias voltage to a gate and is connected between the first node and a second power terminal. A third MOS transistor(PM1) of a second conductive type different from the first conductive type is connected between a first power terminal and a gate of the first MOS transistor(NM2). The first current source(CS2) is connected between a second power voltage and the gate of the first MOS transistor(NM2).
Abstract translation: 通过保持比NMOS晶体管的阈值电压更高的阈值电压，提供低压调节级联电路和使用其的CMOS模拟电路，以在一伏特的工作电压下保持高的输出电阻和宽的输出电压摆幅宽度。 低压调节级联电路包括第一MOS晶体管（NM2），第二MOS晶体管（NM1），第三MOS晶体管（PM1）和第一电流源（CS2）。 第一导电类型的第一MOS晶体管（NM2）连接在输出端和第一节点之间。 第一导电类型的第二MOS晶体管（NM1）向栅极施加偏置电压并连接在第一节点和第二电源端子之间。 与第一导电类型不同的第二导电类型的第三MOS晶体管（PM1）连接在第一MOS晶体管（NM2）的第一电源端子和栅极之间。 第一电流源（CS2）连接在第二电源电压和第一MOS晶体管（NM2）的栅极之间。
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公开(公告)号：KR1020050078793A
公开(公告)日：2005-08-08
申请号：KR1020040006823
申请日：2004-02-03
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/66734 , H01L29/66719 , H01L29/7812 , H01L29/7813
Abstract: 리세스된 채널을 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 액티브 및 필드 영역이 구분된 반도체 기판이 구비된다. 상기 액티브 영역 상에 형성되고, 게이트 형성 부위에 게이트 트렌치를 갖는 반도체층이 구비된다. 상기 게이트 트렌치 내부를 채우면서 상기 반도체층 상부로 일부 돌출되는 게이트 구조물이 구비된다. 상기 게이트 구조물 양측의 반도체층 표면 아래에 형성된 불순물 영역들이 구비된다. 상기 불순물 영역들과 접속하고, 적어도 상기 불순물 영역 전체를 덮는 도전 패턴을 구비하는 반도체 장치를 제공한다. 상기 반도체 장치는 상기 도전 패턴을 구비함으로서, 이 후의 콘택 형성시에 얼라인 마진이 증가되어 상기 기판 상에 형성되는 액티브 영역의 면적을 더욱 축소시킬 수 있다.
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公开(公告)号：KR1020040022995A
公开(公告)日：2004-03-18
申请号：KR1020020054605
申请日：2002-09-10
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76838 , H01L21/3212 , H01L21/76816 , H01L23/5222 , H01L23/5283 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A method for fabricating a semiconductor device with metal interconnection layers of different thicknesses is provided to reduce an RC delay by forming a relatively thin metal interconnection layer in a region where a capacitor is the main cause of the RC delay and by forming a relatively thick metal interconnection layer in a region where a resistor is the main cause of the RC delay. CONSTITUTION: A semiconductor device has the first region where a capacitor component is the main cause of the RC delay and the second region where a resistor component is the main cause of the RC delay. The first etch process is performed on an insulation layer(104) on a semiconductor substrate(102) to form the first trench(121) of the first thickness located in the first region and the second trench located in the second region. The second etch process is performed on the second trench to form the third trench(123) of the second thickness greater than the first thickness located in the second region. A metal layer is formed to fill the first and third trenches. A part of the metal layer is removed to form the first metal interconnection layer in the first trench and the second metal interconnection layer in the third trench.
Abstract translation: 目的：提供一种用于制造具有不同厚度的金属互连层的半导体器件的方法，以通过在电容器是RC延迟的主要原因的区域中形成相对薄的金属互连层来减少RC延迟，并且通过形成相对 在电阻器是RC延迟的主要原因的区域中的厚金属互连层。 构成：半导体器件具有第一区域，其中电容器部件是RC延迟的主要原因，而第二区域的电阻器部件是RC延迟的主要原因。 第一蚀刻工艺在半导体衬底（102）上的绝缘层（104）上进行，以形成位于第一区域中的第一厚度的第一沟槽（121）和位于第二区域中的第二沟槽。 在第二沟槽上执行第二蚀刻工艺以形成大于位于第二区域中的第一厚度的第二厚度的第三沟槽（123）。 形成金属层以填充第一和第三沟槽。 去除金属层的一部分以在第一沟槽中形成第一金属互连层，在第三沟槽中形成第二金属互连层。
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