公开(公告)号：KR100384057B1

公开(公告)日：2003-05-16

申请号：KR1020000036332

申请日：2000-06-29

Applicant: 삼성전자주식회사

Inventor： 박종열 ,  김창래 ,  정민철 ,  한상집

IPC: G11C11/407

Abstract: PURPOSE: A semiconductor memory device having an address skew free circuit is provided, which can prevent cell data loss by preventing a plurality of memory cells from being selected as an address skew permission range increases. CONSTITUTION: A memory cell array(9) has a plurality of memory cells connected to a plurality of word lines(WL) and a plurality of bit lines(BL), and one memory cell comprises one transistor and one capacitor. A row decoder(8) selects one of the word lines by decoding a row address signal, and a column decoder(11) selects one of the bit lines through a column gate(12) by decoding a column address signal. A write or a read operation mode is determined by a logic state of a write enable signal(WEB) applied to an I/O gate(13). An address transition sensing circuit(2) generates an ATD pulse by sensing the change of an address being output from an address buffer(1). A pulse extension circuit(3) generates a pulse extended signal ATDD by extending the ATD pulse. An ending edge pulse circuit(4) generates a normal operation enable pulse(NRE) by detecting an ending edge of the extended pulse signal ATDD. A pulse extension and OR gate circuit(5) further extends the extended pulse signal ATDD and generates an NERFH signal by OR-gating.

Abstract translation: 目的：提供一种具有无地址无偏斜电路的半导体存储器件，其能够通过防止随着地址偏斜许可范围增大而选择多个存储器单元来防止单元数据丢失。 构成：存储单元阵列（9）具有连接到多个字线（WL）和多个位线（BL）的多个存储单元，并且一个存储单元包括一个晶体管和一个电容器。 行解码器（8）通过对行地址信号进行解码来选择一个字线，并且列解码器（11）通过对列地址信号进行解码来通过列门（12）选择一个位线。 写入或读取操作模式由施加到I / O门（13）的写入使能信号（WEB）的逻辑状态确定。 地址转换感测电路（2）通过感测从地址缓冲器（1）输出的地址的改变来产生ATD脉冲。 脉冲扩展电路（3）通过扩展ATD脉冲来产生脉冲扩展信号ATDD。 结束边缘脉冲电路（4）通过检测扩展脉冲信号ATDD的结束边缘来产生正常操作使能脉冲（NRE）。 脉冲扩展和或门电路（5）进一步扩展扩展脉冲信号ATDD，并通过或门控产生NERFH信号。

公开(公告)号：KR1020020036252A

公开(公告)日：2002-05-16

申请号：KR1020000066347

申请日：2000-11-09

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  김창래 ,  한상집 ,  박종열

IPC: G11C11/4063

CPC classification number: G11C11/4085 ,  G11C11/406

Abstract: PURPOSE: A refresh type semiconductor memory device having a split word line activation is provided, which assures a driving capability of an LA driver without extending a driving transistor size of the LA driver. CONSTITUTION: A number of memory cell array blocks(40) and a plurality of block sense amplifiers(30) and a plurality of sub word line drivers(20;SWD) are arranged like a conventional DRAM architecture to minimize an area penalty on a layout. That is, one sub word line driver and one block sense amplifier are shared by two memory cell array block. A circuit block including LA drivers and a PXiD circuit and a BSYD circuit is arranged on a conjunction area(50) located at a crossing point of the block sense amplifier area and the sub word line driver area. The LA drivers drive the block sense amplifier, and the PXiD circuit generates a driving control signal to control the sub word line driver. And the BSYD circuit enables the LA driver selectively in response to a block control signal.

Abstract translation: 目的：提供具有分割字线激活的刷新型半导体存储器件，其确保LA驱动器的驱动能力而不延长LA驱动器的驱动晶体管尺寸。 构成：多个存储单元阵列块（40）和多个块读出放大器（30）和多个子字线驱动器（20; SWD）被布置成类似于常规DRAM架构，以最小化布局上的区域损失 。 也就是说，一个子字线驱动器和一个块读出放大器由两个存储单元阵列块共享。 包括LA驱动器和PXiD电路和BSYD电路的电路块布置在位于块读出放大器区域和子字线驱动器区域的交叉点处的连接区域（50）上。 LA驱动器驱动块读出放大器，PXiD电路产生驱动控制信号以控制子字线驱动器。 并且BSYD电路响应于块控制信号选择性地使能LA驱动器。

公开(公告)号：KR1020020005353A

公开(公告)日：2002-01-17

申请号：KR1020000066018

申请日：2000-11-08

Applicant: 삼성전자주식회사

Inventor： 김창래 ,  박종열 ,  정민철 ,  한상집

IPC: G11C11/406

CPC classification number: G11C11/40615 ,  G11C11/406

Abstract: PURPOSE: A refresh type memory device is provided, which has a zero write recovery time and has no limitation in a maximum cycle time. CONSTITUTION: An address buffer generates an internal address signal by receiving external address information during a read/write operation. A write address register stores the internal address signal and outputs the stored address signal as a write address signal. A refresh circuit request a refresh operation and generates a refresh address signal to refresh a memory cell of a memory cell array during a refresh operation. And a control circuit generates an internal control signal, and prohibits a refresh operation request during an access partial period of each external read/write operation by generating a refresh prohibition signal. An address multiplexer(130) selects one of the internal address signal and the write address signal and the refresh address signal as an array address signal. A row decoder(140) and a column decoder(150) designate addresses of more than one memory cell of the memory cell array according to an array address signal. A data input register stores data input information scanned during an external write operation. A comparator compares the internal address signal with the write address signal. And a data output multiplexer selects data input information or data being output from the memory cell according as whether the internal address signal coincides with the write address signal.

Abstract translation: 目的：提供刷新型存储器件，其具有零写恢复时间，并且在最大周期时间内没有限制。 构成：地址缓冲区通过在读/写操作期间接收外部地址信息来产生内部地址信号。 写地址寄存器存储内部地址信号，并将存储的地址信号作为写入地址信号输出。 刷新电路请求刷新操作，并且在刷新操作期间产生刷新地址信号以刷新存储单元阵列的存储单元。 并且控制电路产生内部控制信号，并且通过产生刷新禁止信号来禁止在每个外部读/写操作的访问部分期间中的刷新操作请求。 地址多路复用器（130）选择内部地址信号和写入地址信号和刷新地址信号中的一个作为阵列地址信号。 行解码器（140）和列解码器（150）根据阵列地址信号指定存储单元阵列的多于一个存储单元的地址。 数据输入寄存器存储在外部写入操作期间扫描的数据输入信息。 比较器比较内部地址信号与写入地址信号。 并且数据输出多路复用器根据内部地址信号是否与写入地址信号一致地选择从存储器单元输出的数据输入信息或数据。

公开(公告)号：KR1020010027648A

公开(公告)日：2001-04-06

申请号：KR1019990039489

申请日：1999-09-15

Applicant: 삼성전자주식회사

Inventor： 이진욱 ,  정민철

IPC: G11C11/407

CPC classification number: G11C29/781 ,  G11C8/06 ,  G11C8/10 ,  G11C29/80

Abstract: PURPOSE: A semiconductor memory device is provided to simplify structure and to reduce chip size by reducing bus lines among address buffers, normal column decoders and column redundancy decoders. CONSTITUTION: Each column decoder within the semiconductor memory device includes a normal column decoder(131) and a column redundancy decoder(132). The normal column decoder(131) generates normal bit-line selection signals(Y1-Ym) according to address T/C signals(a1T/C-anT/C) from address buffers. The column redundancy decoder(132) generates redundancy bit-line selection signals(R1-Rn) and a disable signal(RSi) for disabling the normal column decoder(131), according to the address T/C signals(a1T/C-anT/C). Here, the address T/C signals(a1T/C-anT/C) are common to the normal column decoder(131) and column redundancy decoder(132). Thereby, the bus lines among address buffers, normal column decoders and column redundancy decoders can be reduced so that chip size of the device is reduced.

Abstract translation: 目的：提供半导体存储器件，通过减少地址缓冲器，正常列解码器和列冗余解码器之间的总线来简化结构并减少芯片尺寸。 构成：半导体存储器件内的每个列解码器包括一个正常列解码器（131）和列冗余解码器（132）。 正常列解码器（131）根据地址缓冲器的地址T / C信号（a1T / C-anT / C）产生正常位线选择信号（Y1-Ym）。 列冗余解码器（132）根据地址T / C信号（a1T / C-anT）产生冗余位线选择信号（R1-Rn）和禁止正常列解码器（131）的禁止信号（RSi） /C）。 这里，地址T / C信号（a1T / C-anT / C）对于普通列解码器（131）和列冗余解码器（132）是公共的。 因此，可以减少地址缓冲器，正常列解码器和列冗余解码器之间的总线，使得器件的芯片尺寸减小。

公开(公告)号：KR1020010010372A

公开(公告)日：2001-02-05

申请号：KR1019990029237

申请日：1999-07-20

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  한석희

IPC: G11C7/00

Abstract: PURPOSE: An output circuit for combined data within a semiconductor memory device and a method therefor are provided to eliminate a delay time for outputting combined data, and to reduce area of data transmission lines. CONSTITUTION: A semiconductor memory device includes sense amplifiers(110-1 through 110-n), latches(121-1 through 121-n), registers(122-1 through 122-n), comparators(130-1 through 130-n) and off-chip drivers(140-1 through 140-n). The sense amplifiers(110-1 through 110-n) amplify n data(DCORE1 through DCOREn) from a memory cell array and generate n pairs of sense data. According to the first pipelining pulse(KPIPE), the latches(121-1 through 121-n) invert and latch the n pairs of sense data to generate the first n pairs of data(DDOB1, DDOB1B, through DDOBn, DDOBnB). According to the second pipelining pulse(KDATA), the registers(122-1 through 122-n) invert and latch the n pairs of data(DDOB1, DDOB1B, through DDOBn, DDOBnB) to generate the second n pairs of data. The comparators(130-1 through 130-n) compare non-inverted data((DDOB1 through DDOBn) of the first n pairs of data(DDOB1, DDOB1B, through DDOBn, DDOBnB) to prior result data as a chain type, and generates an output enable signal(MDQOE). The off-chip drivers(140-1 through 140-n) generate output data according to the output enable signal(MDQOE).

Abstract translation: 目的：提供一种用于半导体存储器件内的组合数据的输出电路及其方法，以消除用于输出组合数据的延迟时间，并减少数据传输线的面积。 构成：半导体存储器件包括读出放大器（110-1至110-n），锁存器（121-1至121-n），寄存器（122-1至122-n），比较器（130-1至130-n） ）和片外驱动器（140-1至140-n）。 读出放大器（110-1至110-n）从存储单元阵列放大n个数据（DCORE1至DCOREn），并产生n对感测数据。 根据第一流水线脉冲（KPIPE），锁存器（121-1至121-n）反转并锁存n对感测数据以产生第一n对数据（DDOB1，DDOB1B，至DDOBn，DDOBnB）。 根据第二流水线脉冲（KDATA），寄存器（122-1至122-n）反转并锁存n对数据（DDOB1，DDOB1B，通过DDOBn，DDOBnB）以产生第二n对数据。 比较器（130-1至130-n）将第一n对数据（DDOB1，DDOB1B，通过DDOBn，DDOBnB）（（DDOB1至DDOBn））与先前结果数据作为链类型进行比较，并生成 输出使能信号（MDQOE），片外驱动器（140-1至140-n）根据输出使能信号（MDQOE）产生输出数据。

公开(公告)号：KR1020000008508A

公开(公告)日：2000-02-07

申请号：KR1019980028352

申请日：1998-07-14

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  김경래

IPC: G11C11/409

CPC classification number: G11C7/1051 ,  G11C7/1039

Abstract: PURPOSE: A semiconductor memory device is provided to perform a two cycle pipeline operation without an error in response to a high and a low frequency. CONSTITUTION: The semiconductor memory device comprises: a sense amplifier unit(20) for amplifying data read from a memory cell array in response to a sense amplification enable signal to generate a sense output signal pair; and a data output buffer(22) for buffering and outputting the sense output signal pair, wherein the data output buffer comprises a level shifter(60) for generating a first data output signal pair, a register(62) for generating a second data output signal pair, a first transfer and latch part(64) for transferring the second data output signal pair to generate a third data output signal pair, a second transfer and latch part(66) for transferring the data output signal pair to generate a fourth data output signal pair, a first inversion part(72) for inverting the third data output signal pair to generate a fifth data output signal pair, a second inversion part(74) for inverting the fourth data output signal pair to generate the fifth data output signal pair, and a logic multiplication part(78) for logically multiplying fifth data output signals of the pair in response to a data output enable signal.

Abstract translation: 目的：提供一种半导体存储器件，用于执行双周期流水线操作，而不受高频和低频响应的误差。 构成：半导体存储器件包括：读出放大器单元，用于响应于读出放大使能信号放大从存储单元阵列读出的数据，以产生读出输出信号对; 以及用于缓冲和输出感测输出信号对的数据输出缓冲器（22），其中数据输出缓冲器包括用于产生第一数据输出信号对的电平移位器（60），用于产生第二数据输出的寄存器（62） 信号对，用于传送第二数据输出信号对以产生第三数据输出信号对的第一传送和锁存部分（64），用于传送数据输出信号对以产生第四数据的第二传输和锁存部分（66） 输出信号对，用于反转第三数据输出信号对以产生第五数据输出信号对的第一反转部分（72），用于反转第四数据输出信号对以产生第五数据输出信号的第二反转部分（74） 以及逻辑乘法部分（78），用于响应于数据输出使能信号逻辑地乘以该对的第五数据输出信号。

公开(公告)号：KR1019990084396A

公开(公告)日：1999-12-06

申请号：KR1019980016121

申请日：1998-05-06

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  김창래

IPC: G11C11/409

Abstract: 본 발명은 반도체 메모리 장치 및 그 장치의 데이터 리드 방법을 공개한다. 그 장치는 센스 증폭기 인에이블 신호에 응답하여 인에이블되고 데이터 라인쌍으로부터 전송되는 데이터 쌍을 입력하고 증폭하여 CMOS레벨의 센싱 출력신호 및 반전 센싱 출력신호를 발생하는 센스 증폭기, 센싱 출력신호 또는 반전 센싱 출력신호가 "하이"레벨인 경우에 센싱 출력신호 또는 반전 센싱 출력신호의 레벨을 낯추어 변환된 센싱 출력신호 및 반전 센싱 출력신호를 발생하기 위한 레벨 변환기, 데이터 출력 버퍼 인에이블 신호에 응답하여 인에이블되어 레벨 변환기로 부터의 변환된 센싱 출력신호 및 반전 센싱 출력신호를 입력하여 출력 데이터 라인쌍으로 출력 데이터 쌍을 출력하기 위한 데이터 출력 버퍼로 구성되어 있다. 따라서, 반도체 메모리 장치의 데이터 리드 속도를 향상시키고, 안정된 동작을 수행할 수 있다.

公开(公告)号：KR1019990060761A

公开(公告)日：1999-07-26

申请号：KR1019970081005

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  정철민

IPC: G11C11/40

Abstract: 본 발명의 다이나믹 CMOS 회로는 셀프-리셋 회로를 포함하며, 상기 셀프-리셋 회로는 입력 신호가 다음 사이클 내에서 다시 활성화되기 이전에 NMOS 트랜지스터의 동작 대기 상태를 유지시키기 위한 프리 챠아지 동작이 지연 경로의 지연 시간에 관계없이 수행되도록 할 수 있다. 즉, 출력 신호가 첫 번째로 피드백되는 동안에 펄스 폭을 결정하기 위한 지연 경로를 통과하는 반면에 두 번째로 피드백되는 출력 신호는 지연 경로를 통과하지 않은 다른 경로를 통과하도록 함으로써 NMOS 트랜지스터의 입력 대기 상태를 빠르게 가져갈 수 있다. 이로써, 고속 동작이 요구되는 반도체 장치에서 입력 신호의 주기 및 그것의 펄스 폭과 출력 신호의 펄스 폭을 결정하기 위한 지연 시간에 관계없이 안정된 셀프-리셋 동작을 보장할 수 있다.

公开(公告)号：KR1019980039573A

公开(公告)日：1998-08-17

申请号：KR1019960058604

申请日：1996-11-27

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  권국환

IPC: G11C11/407

Abstract: 본 발명은 버스트 모드를 이용하여 메모리 셀을 억세스하는 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 외부클럭의 사이클에 무관하게 동작시킬 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 메모리 셀들로 구성되는 각각의 메모리 셀 블럭들을 선택하기 위한 블럭선택신호를 가지는 반도체 메모리 장치는 컬럼 어드레스에 의해 하나의 비트라인쌍이 선택되면 외부 클럭의 사이클에 제약을 받지 않게 하기 위하여, 상기 블럭선택신호의 활성화에 응답하여 순차적으로 대응되는 상기 메모리 셀 블럭내의 섹션 데이타 라인을 억세스하는 것을 특징으로 한다.

公开(公告)号：KR1019980030792A

公开(公告)日：1998-07-25

申请号：KR1019960050271

申请日：1996-10-30

Applicant: 삼성전자주식회사

Inventor： 정민철 ,  김종영

IPC: G11C11/413

Abstract: 본 발명의 디코더 회로는, 리던던시 메인 워드라인 신호에 응답하여 리던던시 섹션 워드라인을 선택하는 리던던시 섹션 행 디코더와, 행 어드레스 디코더로부터 인가되는 노말 메인 워드라인 신호와 제공되는 리던던시 신호를 수신하여 섹션 워드라인을 선택하는 노말 섹션 행 디코더와, 리던던시 사이클에서 천이하는 클럭에 응답하여 상기 노말 섹션 행 디코더에 리페어 정보를 가리키는 상기 리던던시 신호를 제공시 상기 리던던시 사이클에 연속하는 다음 사이클이 시작되기 이전까지의 펄스폭을 가지는 신호를 상기 리던던시 신호로서 생성하여 제공하면서 상기 리던던시 메인 워드라인 신호를 상기 리던던시 사이클동안 제공하는 행 리던던시 어드레스 디코더를 가짐을 특징으로 한다.