公开(公告)号：KR100567225B1

公开(公告)日：2006-04-04

申请号：KR1020020003030

申请日：2002-01-18

Applicant: 삼성전자주식회사

Inventor： 송영희 ,  이충우 ,  최일흥 ,  홍성호 ,  손해정 ,  김정진 ,  손민영 ,  이진혁 ,  김세진 ,  하웅기 ,  이상협 ,  최희국

IPC: H01L23/12

CPC classification number: H01L24/73 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48225 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/4826 ,  H01L2224/49 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01051 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/30105 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 본 발명은 칩 사이즈 감소와 칩 패드 배치 구조에 따른 패키지 제약의 극복이 가능한 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 관한 것이다. 본 발명의 집적회로 칩은 서로 이웃하는 셀 영역과 주변 영역을 갖는 반도체 기판과; 그 반도체 기판 위에 형성된 칩 패드 배선패턴과; 칩 패드 배선패턴과 접속되고 상기 셀 영역 상부에 형성된 패드 재배치 패턴; 및 패드 재배치 패턴의 소정 부분이 셀 영역 상부에서 최종절연막으로부터 외부로 노출되어 정의됨으로써 형성되어 주변 영역에 형성되지 않는 칩 패드들을 포함한다. 그리고 본 발명에 따른 집적회로 칩 제조 방법은, 서로 이웃하는 셀 영역과 주변 영역을 포함하는 반도체 기판 위에 칩 패드 배선패턴을 형성하는 단계와, 셀 영역 상부의 층간절연막 상에 칩 패드 배선패턴에 접속되는 패드 재배치 패턴을 형성하는 단계; 및 패드 재배치 패턴을 덮으며 셀 영역 상부의 패드 재배치 패턴 일부를 노출시켜 칩 패드를 정의하는 최종절연막을 형성하는 단계;를 포함한다. 또한, 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 칩 패드가 형성된 집적회로 칩 복수 개가 기판 또는 리드프레임에 실장된 구조를 갖는다. 본 발명에 따르면, 집적회로 칩의 주변 영역 폭이 감소됨으로써 칩 크기가 축소될 수 있고 동일 구경의 웨이퍼에서 얻을 수 있는 집적회로 칩의 수가 증가될 수 있으며 칩 설계 자유도가 증가된다. 또한, 다양한 형태의 패키지 구현이 가능하며, 특히 센터패드형으로 회로 설계된 집적회로 칩을 LOC형 패키지가 아닌 일반적인 패키지 구조로 전환할 수 있어 원가를 절감할 수 있다. 그리고, 패키지 레벨에서의 메모리 용량의 증대 및 동종 또는 이종 칩과의 적층을 통한 단일 패키지화로 실장면적 절감 등 다양한 효과를 얻을 수 있다.
집적회로 칩, 재배선, 재배치, 칩 패드, 멀티 칩 패키지

Abstract translation: 要解决的问题：提供可以克服芯片尺寸减小限制的集成电路芯片。 解决方案：集成电路芯片10包括在单元区域A 单元2 ，A 单元2 之间具有周边区域A peri 的半导体基板11， 其中通过中心焊盘芯片设计形成集成电路，以及在半导体衬底11上与集成电路连接的接合焊盘布线图案12.接合焊盘布线图案12形成为具有预定图案的线的形状， 其中形成常规的接合焊盘，并且一端位于周边区域A 中。 周边区域A peri 变得比以前窄，因为不能保证接合焊盘区域，并且仅存在线形状的接合焊盘布线图案12的一部分。 半导体衬底11的总宽度减小了焊盘区域所需的量。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：KR1020020091327A

公开(公告)日：2002-12-06

申请号：KR1020010030372

申请日：2001-05-31

Applicant: 삼성전자주식회사

Inventor： 송영희 ,  손민영 ,  하웅기

IPC: H01L23/02

CPC classification number: H01L21/56 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A wafer level package including a side body part and a method for fabricating the same are provided to obtain intensity necessary for enduring an impact applied from the outside by forming the side body part around a semiconductor chip. CONSTITUTION: A wafer level package(100) includes a semiconductor chip(10), a package pattern(30), and a side body part(50). A plurality of circuit elements are integrated on the semiconductor chip(10). An on-chip circuit is formed by integrating the plural elements. A metal electrode pad(20) is formed on an active face of the semiconductor chip(10). A package pattern(30) is formed on the active face. The package pattern(30) includes the first insulating layer(32), a metal line layer(34), the second insulating layer(36), and a connection portion(38). The connection portion(38) is electrically connected with the metal line layer(34). The side body portion(50) is formed around the semiconductor chip(10).

Abstract translation: 目的：提供一种包括侧体部分的晶片级封装及其制造方法，以获得通过在半导体芯片周围形成侧体部而使从外部施加的冲击持续所需的强度。 构成：晶片级封装（100）包括半导体芯片（10），封装图案（30）和侧体部分（50）。 多个电路元件集成在半导体芯片（10）上。 通过集成多个元件形成片上电路。 在半导体芯片（10）的有源面上形成金属电极焊盘（20）。 在主动面上形成包装图案（30）。 封装图案（30）包括第一绝缘层（32），金属线层（34），第二绝缘层（36）和连接部分（38）。 连接部分（38）与金属线层（34）电连接。 侧体部（50）形成在半导体芯片（10）的周围。

公开(公告)号：KR1020010025859A

公开(公告)日：2001-04-06

申请号：KR1019990036908

申请日：1999-09-01

Applicant: 삼성전자주식회사

Inventor： 최기원 ,  곽민근 ,  김태훈 ,  하웅기 ,  정인숙

IPC: H01L23/12

Abstract: PURPOSE: A stack type package and a manufacturing method thereof are provided to attain a high integration and a high density with a simplified process. CONSTITUTION: The package includes two chip units(24a,24b) respectively attached to upper and lower sides of a lead frame(30) and embedded in a mold(28). Each individual chip unit(24a,24b) has a chip on which bonding pads are centrally formed and a substrate to which the chip is attached. The substrate is composed of a plating bar having first and second surfaces. The first surface of the plating bar is joined to the chip with an adhesive, whereas the second surface has bonding pads and check pads. In addition, bond ribbons are centrally formed on the plating bar to connect the respective bonding pads on both the plating bar and the chip. Alternatively, wires may be used for the connection between the plating bar and the chip. Edges of the plating bar are coupled to the lead frame(30).

Abstract translation: 目的：提供一种堆叠型封装及其制造方法，以通过简化的工艺实现高集成度和高​​密度。 构成：包装件包括分别连接到引线框架（30）的上侧和下侧并嵌入模具（28）中的两个芯片单元（24a，24b）。 每个单独的芯片单元（24a，24b）具有在其上中心形成有焊盘的芯片和附接有芯片的基板。 基板由具有第一表面和第二表面的电镀棒组成。 电镀棒的第一表面用粘合剂连接到芯片，而第二表面具有接合焊盘和检查垫。 另外，在电镀棒上中央形成接合带，以连接电镀棒和芯片上的各个焊盘。 或者，电线可以用于电镀棒和芯片之间的连接。 电镀棒的边缘连接到引线框架（30）。

公开(公告)号：KR1020000018416A

公开(公告)日：2000-04-06

申请号：KR1019980035995

申请日：1998-09-02

Applicant: 삼성전자주식회사

Inventor： 장태섭 ,  하웅기 ,  김영수

IPC: H01L23/12

Abstract: PURPOSE: A ball grid array package is provided to exactly discern direction of a package and position of a pin although packaged with a unit by forming a visually dividable display at an external regular position. CONSTITUTION: A ball grid array package comprises a semiconductor chip attached to a flexible circuit tape, an encapsulant for protecting the semiconductor chip, a ball grid array for electrical connection, and any display for determining direction of the ball grid array at a predetermined position which is externally exposed. The ball grid array is formed on one surface of the semiconductor chip with a unit.

Abstract translation: 目的：提供一种球栅阵列封装，用于在外部规则位置形成可视分割的显示器，以精确地辨别封装的方向和销的位置，尽管与单元封装。 构成：球栅阵列封装包括附接到柔性电路带的半导体芯片，用于保护半导体芯片的密封剂，用于电连接的球栅阵列和用于确定球栅阵列在预定位置的方向的任何显示器 外露。 球栅阵列以单位形成在半导体芯片的一个表面上。

公开(公告)号：KR1019990027221A

公开(公告)日：1999-04-15

申请号：KR1019970049646

申请日：1997-09-29

Applicant: 삼성전자주식회사

Inventor： 김영수 ,  하웅기

IPC: H01L23/02

Abstract: 본 발명은 자외선 감응 테이프가 부착된 테이프 배선 기판에 관한 것이다. 반도체 칩 패키지의 제조에 사용되는 테이프 배선 기판은 패키지 제조 시 그 강도를 보완해 주기 위하여 임시로 캐리어에 접착되어지는데, 이 때 사용되는 종래의 양면 접착 테이프는 열적 특성 및 접착성 때문에 열경화성 접착층을 포함하고 있다. 그런데 열경화성 접착층은 패키지 제조 후 캐리어와의 분리가 용이하지 않으며, 그에 따른 불량 가능성이 높다는 문제점을 안고 있다. 따라서, 본 발명은 분리가 용이한 자외선 감응 테이프를 포함하는 테이프 배선 기판을 제공한다. 자외선 감응 테이프는 폴리이미드 기본층과 그 상하부면에 각각 형성된 자외선 감응 접착층을 포함하며, 패키지 제조 후에 자외선의 영향을 받게 되면 원래의 접착성을 잃어버려 쉽게 캐리어와 테이프 배선 기판으로부터 분리된다. 또한, 패키지의 제조 공정이 단순화되고 신뢰성이 향상되며, 별도의 재생 과정 없이 캐리어를 재사용할 수 있는 이점이 있다.

公开(公告)号：KR1019980022527A

公开(公告)日：1998-07-06

申请号：KR1019960041705

申请日：1996-09-23

Applicant: 삼성전자주식회사

Inventor： 하웅기 ,  이상혁 ,  홍성호 ,  천정환

IPC: H01L23/04

Abstract: 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드들이 노출되도록 소정의 봉지수단으로 상기 반도체 칩을 둘러쌓고 있는 패키지 몸체; 상기 패키지 몸체와 끼움결합되어 있으며, 일측이 상기 본딩 패드들과 소정의 부착수단으로 접촉되어 있는 것을 특징으로 하는 클립 리드를 갖는 칩 스케일 패키지를 제공함으로써, 전자 기기의 소형화와 경량화에 효과적으로 사용될 수 있으며, 적층 칩 패키지의 제조에 이용되어 고집적화에 대응할 수 있는 효과가 있다.

公开(公告)号：KR1019980012334A

公开(公告)日：1998-04-30

申请号：KR1019960030099

申请日：1996-07-24

Applicant: 삼성전자주식회사

Inventor： 하웅기

IPC: H01L23/28

公开(公告)号：KR100086957B1

公开(公告)日：1995-07-18

申请号：KR1019920000149

申请日：1992-01-08

Applicant: 삼성전자주식회사

Inventor： 장석홍 ,  하웅기

IPC: H01L23/02

公开(公告)号：KR1019940016699A

公开(公告)日：1994-07-23

申请号：KR1019920027593

申请日：1992-12-31

Applicant: 삼성전자주식회사

Inventor： 김영대 ,  하웅기

IPC: H01L23/00

Abstract: 이 발명은 반도체 패키지 포장용 트레이를 게재한다. 이 발명은 반도체 조립공정중 포밍공정, 테스트공정 및 출하시 사용되는 포장용 트레이의 캐비티 구조에 있어서 반도체 패키지의 몸체를 충분히 지탱할 수 있도록 패키지의 몸체 표면이 닿는 부분인 중앙부위를 소정 간격이상 되게 돌출부가 형성되게 구조를 개선시켜 설계한 반도체 패키지 포장용 트레이에 관한 것이다. 따라서 이 발명은 외부의 데미지(damage)에 의해 쉽게 리드가 구부러지는 현상을 유발시키지 못하게 하고 핸들링(handling)상에서 리드를 최상의 안전된 조건으로 보호해 줌으로써 리드가 변형되는 품질문제를 해결해 줄 뿐아니라, 인쇄회로기판에 솔더링시 리드 들뜸 불량을 최소한 방지할 수 있는 부차적인 효과도 있다.

公开(公告)号：KR1019930017151A

公开(公告)日：1993-08-30

申请号：KR1019920000149

申请日：1992-01-08

Applicant: 삼성전자주식회사

Inventor： 장석홍 ,  하웅기

IPC: H01L23/02

Abstract: 이 발명은 반도체패키지의 성형장치에 관한 것으로서, 칩이 부착된 리드프레임을 수지로 몰딩하는 경우에 상, 하부다이내에 형성되는 하나의 캐비티에 2개 이상의 게이트를 소정 각도로 형성하고, 이 게이트와 대향되는 부위에 보조 게이트를 형성하여 액상의 수지가 용이하게 캐비티내로 유입되도록 함으로써, 종래와 같은 반도체패키지의 몰딩불량을 방지할 수 있도록 한 것이다.