公开(公告)号：KR100867631B1

公开(公告)日：2008-11-10

申请号：KR1020070010377

申请日：2007-02-01

Applicant: 삼성전자주식회사

Inventor： 정재식 ,  심성민 ,  장동현 ,  최희국

IPC: H01L21/28 ,  H01L21/8242

CPC classification number: H01L23/525 ,  H01L21/7682 ,  H01L23/3114 ,  H01L23/5222 ,  H01L24/06 ,  H01L24/11 ,  H01L24/12 ,  H01L2224/02311 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/11901 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 반도체 장치 및 그 제조 방법에서, 반도체 장치는 하부 구조물 상에 위치하는 제1 배선들 및 하부 구조물 상에 제1 배선들을 도포하도록 형성되는 절연 패턴을 포함한다. 절연 패턴은 제1 배선들 사이에서 수평 및 수직 방향으로 연장하는 보이드를 갖는다. 반도체 장치는 상기 절연 패턴 상에 보이드와 적어도 일부가 수직하게 대응하는 제2 배선을 더 포함할 수 있다. 하부 구조물은 보이드와 적어도 일부가 수직하게 대응하는 도전 소자를 더 포함할 수 있다. 따라서 제1 배선들 사이에서 수평하게 발생하는 기생 커패시턴스 및 제2 배선과 도전 소자 사이에서 수직하게 발생하는 기생 커패시턴스를 줄일 수 있다.

公开(公告)号：KR100532436B1

公开(公告)日：2005-11-30

申请号：KR1020030031152

申请日：2003-05-16

Applicant: 삼성전자주식회사

Inventor： 이상협 ,  최희국 ,  유철준

IPC: H01L21/56

CPC classification number: H01L2224/16

Abstract: PCB 모듈의 양면 몰딩 방법을 제공한다. 본 발명은 PCB의 상면 및 하면 상에 각각 범퍼가 부착된 웨이퍼 레벨 패키지를 실장하여 PCB 모듈을 마련한다. 상기 PCB 모듈을 에폭시 몰딩 컴파운드가 채워지는 상부 케비티와 에폭시 몰딩 컴파운드의 주입 통로 역할을 수행하는 상부 게이트를 포함하는 상부 몰드와 상기 상부 몰드의 하부에 에폭시 몰딩 컴파운드가 채워지는 하부 케비티와 상기 에폭시 몰딩 컴파운드의 주입 통로 역할을 수행하는 하부 게이트를 포함하는 하부 몰드 사이에 장착한다. 상기 하부 게이트 및 상부 게이트에 인접한 주입부를 통하여 에폭시 몰드 컴파운드를 주입(플로우)함으로써 상기 PCB의 하면 및 상면에 각각 위치한 하부 게이트 및 상부 게이트를 통하여 하부 케비티 및 상부 케비티에 에폭시 몰드 컴파운드를 채우고 상하부 몰드로부터 상기 몰딩된 PCB 모듈을 분리한다. 상기 주입부에 잔류한 에폭시 몰딩 컴파운드를 제거한 후, 상기 주입부에 인접한 상기 하부 게이트 및 상부 게이트에 잔류한 에폭시 몰딩 컴파운드를 제거한다. 이상과 같이 본 발명은 한번에 PCB의 상면 및 하면을 몰딩하기 때문에 생산성을 향상시킬 수 있다.

公开(公告)号：KR1020030002539A

公开(公告)日：2003-01-09

申请号：KR1020010038191

申请日：2001-06-29

Applicant: 삼성전자주식회사

Inventor： 최희국 ,  유철준

IPC: H01L23/28

CPC classification number: H01L21/565 ,  H01L23/3128 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/05599 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45099 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/73265 ,  H01L2224/83051 ,  H01L2224/8547 ,  H01L2225/0651 ,  H01L2225/06572 ,  H01L2225/06582 ,  H01L2225/06586 ,  H01L2924/00014 ,  H01L2924/01068 ,  H01L2924/01078 ,  H01L2924/01087 ,  H01L2924/14 ,  H01L2924/15153 ,  H01L2924/15165 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207

Abstract: PURPOSE: A double-side mounting circuit board is provided to embody a multi chip package in which a package body is formed on both sides of the circuit board through conventional wire bonding technique and injection molding technique, and to improve productivity of the multi chip package by simultaneously forming the package body on both sides of the circuit board at a time. CONSTITUTION: The circuit board(10) includes the first and second surfaces on which circuit interconnections are formed. The first and second surfaces confront each other. The first surface includes a package area and a peripheral area. The package area includes a chip mounting part to which the first semiconductor chip(20) is attached and a bonding part electrically connected to the first semiconductor chip. The peripheral area includes a runner area which molding resin passes by. A gate hole connected to the runner area is formed in the peripheral area. The second surface includes a package area and a peripheral area. The package area includes a chip mounting part to which the second semiconductor chip(30) is attached and a bonding part electrically connected to the second semiconductor chip. The peripheral area includes an external connection pattern which connects the first and second semiconductor chips to the outside. A gate hole is formed in a position corresponding to the gate hole having the first surface. The gate holes formed in the first and second surfaces penetrate the circuit board to form one penetration hole from the first surface to the second surface.

Abstract translation: 目的：提供一种双面安装电路板，以实现多芯片封装，其中通过常规的引线接合技术和注射成型技术在电路板的两侧形成封装体，并且提高多芯片封装的生产率 通过同时在电路板的两侧同时形成封装体。 构成：电路板（10）包括形成有电路互连的第一和第二表面。 第一和第二表面彼此面对。 第一表面包括封装区域和周边区域。 封装区域包括安装第一半导体芯片（20）的芯片安装部分和与第一半导体芯片电连接的接合部分。 周边区域包括模制树脂经过的流道区域。 在周边区域形成有与流道区域连接的门孔。 第二表面包括封装区域和周边区域。 封装区域包括安装第二半导体芯片（30）的芯片安装部分和与第二半导体芯片电连接的接合部分。 外围区域包括将第一和第二半导体芯片连接到外部的外部连接图案。 门孔形成在与具有第一表面的门孔相对应的位置。 形成在第一和第二表面中的门孔穿透电路板，从第一表面到第二表面形成一个贯穿孔。

公开(公告)号：KR1020010008946A

公开(公告)日：2001-02-05

申请号：KR1019990027041

申请日：1999-07-06

Applicant: 삼성전자주식회사

Inventor： 정명기 ,  최희국 ,  이상엽

IPC: H01L21/60

CPC classification number: H01L24/06 ,  H01L21/3043 ,  H01L21/78 ,  H01L23/3171 ,  H01L23/3178 ,  H01L24/05 ,  H01L24/48 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05553 ,  H01L2224/05556 ,  H01L2224/05624 ,  H01L2224/06136 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48465 ,  H01L2224/4899 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2224/92 ,  H01L2224/92247 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/014 ,  H01L2924/07802 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  Y10S438/977 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/00012

Abstract: PURPOSE: A semiconductor package and a method for manufacturing the same are provided to prevent an electrical short when a bonding wire is contacted with an edge part of an active surface of a semiconductor chip, by using an insulating layer made of a plastic resin such as a polyimide or epoxy. CONSTITUTION: A semiconductor package includes a semiconductor chip(210), a substrate(220), a bonding wire(250), a resin encapsulation part(230), and many external connection terminals. The semiconductor chip includes a silicon substrate, many electrode pads, inert layer, and a polyimide layer. Opposite surface of the active surface of the semiconductor chip is attached on an upper part. The bonding wire connects an electrode pad of the semiconductor chip to the substrate. The resin encapsulation part covers the semiconductor chip and the bonding wire. Many external connection terminals are formed to a lower surface of the substrate, and are electrically connected to the semiconductor chip. The bonding wire contacted with the edge part of the semiconductor chip is contacted with a polyimide layer formed at the edge part of the semiconductor chip, thereby preventing an electrical short generation between the bonding wire and the silicon substrate.

Abstract translation: 目的：提供一种半导体封装及其制造方法，用于防止当接合线与半导体芯片的有源表面的边缘部分接触时的电短路，通过使用由塑料树脂制成的绝缘层，例如 聚酰亚胺或环氧树脂。 构成：半导体封装包括半导体芯片（210），基板（220），接合线（250），树脂封装部分（230）和许多外部连接端子。 半导体芯片包括硅衬底，许多电极焊盘，惰性层和聚酰亚胺层。 半导体芯片的有源表面的相对表面附接在上部。 接合线将半导体芯片的电极焊盘连接到基板。 树脂封装部分覆盖半导体芯片和接合线。 许多外部连接端子形成在基板的下表面，并且电连接到半导体芯片。 与半导体芯片的边缘部分接触的接合线与形成在半导体芯片的边缘部分处的聚酰亚胺层接触，从而防止接合线和硅衬底之间的电短路。

公开(公告)号：KR1020000031199A

公开(公告)日：2000-06-05

申请号：KR1019980047111

申请日：1998-11-04

Applicant: 삼성전자주식회사

Inventor： 심종보 ,  최희국 ,  김병만 ,  방정호

IPC: H01L23/495

CPC classification number: H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/00

Abstract: PURPOSE: A lead frame and a layered chip package thereof are provided to increase the density of mount while having the same size with existed layered chip package. CONSTITUTION: A center die pad(102a) is formed on the central line on the upper surface of a first semiconductor chip(102) loaded in a center die pad(202), and a second semiconductor chip(104) is attached in the area on the upper surface of the first semiconductor chip of which not forming the center bonding pad. The center die pad is down set for the upper surface of the first semiconductor chip and surrounding die pads(204a,204b) to have the same height. Therefore, a certain part of the lower surface of the second semiconductor chip is attached to the surrounding die pads, and the other part is attached to the upper surface of the first semiconductor chip not having the center die pad. Herein, the first semiconductor chip and the center die pad are adhered by using a conductive adhesive such as Ag-epoxy, and the second semiconductor chip is adhered by using a nonconductive adhesive. Also, the connecting part including the semiconductor chips, inner lead(208), and a metal fine wire(114) is protected by a package body formed by molding resin. Therefore, a layered chip package is completed by eliminating a flash and shaping an outer lead(210).

Abstract translation: 目的：提供引线框架及其分层芯片封装以增加安装密度，同时具有与存在的分层芯片封装相同的尺寸。 构成：在装载在中心管芯焊盘（202）中的第一半导体芯片（102）的上表面上的中心线上形成中心管芯焊盘（102a），并且第二半导体芯片（104）附接在该区域 在其不形成中心接合焊盘的第一半导体芯片的上表面上。 第一半导体芯片的上表面和周围的裸片焊盘（204a，204b）的中心芯片焊盘被设置为具有相同的高度。 因此，第二半导体芯片的下表面的某一部分被附接到周围的裸片焊盘，另一部分附着到不具有中心管芯焊盘的第一半导体芯片的上表面。 这里，通过使用诸如Ag-环氧树脂的导电粘合剂来粘合第一半导体芯片和中心管芯焊盘，并且通过使用非导电粘合剂来粘附第二半导体芯片。 此外，包括半导体芯片，内引线（208）和金属细线（114）的连接部分由通过模制树脂形成的封装体保护。 因此，通过消除闪光和成形外引线（210）来完成分层芯片封装。

公开(公告)号：KR100236487B1

公开(公告)日：2000-01-15

申请号：KR1019970054137

申请日：1997-10-22

Applicant: 삼성전자주식회사

Inventor： 진호태 ,  최희국

IPC: H01L21/687

CPC classification number: H01L21/67144 ,  H01L21/6838 ,  H01L2924/0002 ,  H05K13/0408 ,  Y10T29/53191 ,  H01L2924/00

Abstract: 본 발명은 정전기 방전 불량을 방지하기 위한 분할형 칩 흡착수단을 구비하는 칩 접착 장치에 관한 것이다. 반도체 칩은 칩 접착 과정에서 여러 가지 요인들에 의하여 정전기의 영향을 받으며, 특히 정전기 방전에 따른 칩 회로의 파괴 등이 야기된다. 이와 같은 문제는 주로 칩 흡착수단과 관련하여 발생되는데, 칩 상부면의 칩 패드 또는 퓨즈가 칩 흡착수단의 흡착부와 접촉되거나 진공구멍에 노출됨으로써 발생된다. 따라서, 본 발명은 정전기 방전을 방지하기 위하여, 여러개로 분할된 흡착부를 포함하는 칩 흡착수단을 구비한 칩 접착 장치를 제공한다. 칩 흡착수단의 흡착부들은 칩 상부면의 절연보호층에만 접촉되도록 분할될 뿐만 아니라, 마운트 스테이지가 전기절연성 재질로 바뀜으로써, 정전기 방전이 근본적으로 방지되고 반도체 칩의 불량이 미연에 방지될 수 있다. 이와 같이 칩 흡착수단의 구조를 변경한 본 발명은 추가 비용 부담이 작기 때문에, 정전기 문제를 해결하기 위한 종래의 방안들, 즉 절연보호막의 도포 공정을 반복하거나, 칩 설계를 변경하는 방안들보다 훨씬 경제적으로 이점이 있다.

公开(公告)号：KR100142977B1

公开(公告)日：1998-07-01

申请号：KR1019950008650

申请日：1995-04-13

Applicant: 삼성전자주식회사

Inventor： 노희선 ,  박태성 ,  조인식 ,  최희국

IPC: H01L23/02

Abstract: 본 발명은 반도체 패키지의 신뢰도를 실추시키는 플래쉬를 방지하기 위해, 캐비티바의 상단 및 하단 클램프 영역에 돌기가 형성된 것을 특징으로 하는 반도체 패키지 제조장치를 제공함으로써, 반도체 패키지 성형공정에서 캐비티바를 이용하여 성형을 하는데 있어서, 캐비티바가 리드프레임의 댐바를 클램핑한 후, 게이트를 통하여 성형수지를 캐비티 내로 주입하는 공정에서 캐비티바와 리드프레임의 클램핑이 미약하여 플래쉬가 발생하는 단점을 제거하는 효과가 있다.

公开(公告)号：KR1019970067729A

公开(公告)日：1997-10-13

申请号：KR1019960008010

申请日：1996-03-23

Applicant: 삼성전자주식회사

Inventor： 진호태 ,  이상엽 ,  노재기 ,  최희국

IPC: H01L21/52

Abstract: 본 발명은 웨이퍼 상태에서 분리된 개별 칩이 정렬부의 프리사이즈 스테이지에 안착될 때 발생하는 칩의 파손을 방지하기 위한 LOC 칩 접착 장치의 칩 정렬부에 관한 것으로서, 상기 칩이 안착되는 상기 프리사이즈 스테이지의 상부면에 단차를 형성하며 상기 칩의 하부면의 가장자리가 상기 프리사이즈 스테이지에 닿지 않도록 함으로써 콜렛이나 상기 프리사이즈 스테이지의 편평도가 틀어지지더라도 상기 칩이 깨어지거나 금이 가는 불량을 방지 할 수 있으며 생산성 및 품질 향상을 기할 수 있는 LOC 칩 접착 장치의 칩 정렬부이다.

公开(公告)号：KR1019970018297A

公开(公告)日：1997-04-30

申请号：KR1019950033329

申请日：1995-09-30

Applicant: 삼성전자주식회사

Inventor： 진호태 ,  홍성북 ,  노재기 ,  최희국

IPC: H01L21/60

Abstract: 본 발명은 패키지의 구조에 상관없이 다이 본딩이 이루어지게 하여 패키지의 생산성을 향상시키기 위한 것으로서, 전기적 특성 검사를 마친 복수의 반도체 칩을 갖는 웨이퍼에서 반도체 칩을 분리하여 리드 프레임에 접착시키는 다이 본딩 장치로서, 웨이퍼에서 분리된 반도체 칩을 리드 프레임쪽으로 이송하는 칩 이송부와, 칩 이송부에 의해 이송된 반도체 칩이 놓여지는 스테이지와, 스테이지에 놓여 있는 반도체 칩과 리드 프레임에 동시에 열과 압력을 가하여 반도체 칩을 리드 프레임에 붙이는 본드 헤드를 구비하는 다이 본딩 장치에 있어서, 칩 이송부는 반도체 칩을 웨이퍼에서 분리하여 집어올리며 직선운동을 하는 제1 픽업 툴과, 반도체 칩을 웨이퍼에서 분리하여 집어 올리며 회전운동을 하는 제2 픽업 툴을 구비함으로써 LOC 구조의 패키지에 적용되는 다이 본딩 장치를 사용하면서 LOC 구조의 패키지와 리드 프레임 패드를 갖는 패키지에 대해서도 다이 본딩을 할 수 있는 다이 본딩 장치를 제공한다.

公开(公告)号：KR1020080072113A

公开(公告)日：2008-08-06

申请号：KR1020070010377

申请日：2007-02-01

Applicant: 삼성전자주식회사

Inventor： 정재식 ,  심성민 ,  장동현 ,  최희국

IPC: H01L21/28 ,  H01L21/8242

CPC classification number: H01L23/525 ,  H01L21/7682 ,  H01L23/3114 ,  H01L23/5222 ,  H01L24/06 ,  H01L24/11 ,  H01L24/12 ,  H01L2224/02311 ,  H01L2224/0236 ,  H01L2224/024 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/11901 ,  H01L2224/13099 ,  H01L2224/16 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00012

Abstract: A semiconductor device and a manufacturing method thereof are provided to reduce parasitic capacitance by forming a void between conductors and filling the void with air of a low dielectric constant. A plurality of first wirings(135a) are positioned on a lower structure(101). A plurality of insulating patterns(110,140a) are formed on the lower structure in order to coat the first wirings and include at least one void. The insulating patterns between the first wirings are extended to vertical or horizontal direction. A sidewall of the first wiring has a negative slope. The void is adjacent to sidewalls of the first wirings. A part of second wirings is perpendicular to the void on the insulating patterns. The lower structure includes a conductive element perpendicular to the void.

Abstract translation: 提供了半导体器件及其制造方法，以通过在导体之间形成空隙并用低介电常数的空气填充空隙来减小寄生电容。 多个第一布线（135a）位于下结构（101）上。 多个绝缘图案（110,140a）形成在下部结构上以便涂覆第一布线并且包括至少一个空隙。 第一布线之间的绝缘图案延伸到垂直或水平方向。 第一布线的侧壁具有负斜率。 空隙与第一布线的侧壁相邻。 第二布线的一部分垂直于绝缘图案上的空隙。 下部结构包括垂直于空隙的导电元件。