公开(公告)号：KR100827435B1

公开(公告)日：2008-05-06

申请号：KR1020060009366

申请日：2006-01-31

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이철규 ,  이종호 ,  한성기 ,  김윤석

IPC: H01L21/8228

CPC classification number: H01L21/823857 ,  H01L21/823842

Abstract: 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성 방법에 관하여 개시한다. NMOS 영역과 PMOS 영역을 포함하는 반도체 기판 상에 실리콘 산화막보다 유전율이 큰 고유전율막을 형성하고, 고유전율막 상에 피식각대상막을 형성하고, 피식각대상막 상에 두 영역 중 어느 한 영역을 노출시키는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 피식각대상막을 식각하고, 무산소 반응 가스로 형성된 플라즈마를 사용하여 상기 포토레지스트 패턴을 제거하는 것을 포함한다.
무산소, 애싱, 플라즈마, 게이트 유전막

公开(公告)号：KR1020070078975A

公开(公告)日：2007-08-03

申请号：KR1020070000279

申请日：2007-01-02

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  임하진

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/20 ,  H01L29/22 ,  H01L29/24 ,  H01L29/49 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517

Abstract: A semiconductor device and a method for fabricating the same are provided to form dual gates of different structures without causing damage of a gate insulating layer. A semiconductor substrate(101) includes an NMOS region and a PMOS region. A gate insulating layer(103) is formed on the semiconductor substrate. An NMOS gate(140) is formed on the gate insulating layer of the NMOS region. A PMOS gate(150) is formed on the gate insulating layer of the PMOS region. One of the NMOS gate and the PMOS gate includes a single conductive layer pattern(110S). The other of the NMOS gate and the PMOS gate includes a triple conductive layer pattern(110T). The mono conductive layer pattern includes a first conductive layer pattern(111). The triple conductive layer pattern includes the first conductive layer pattern, a second conductive layer pattern(115), and a work function adjusting layer pattern(113) formed between the first and second conductive layer patterns.

Abstract translation: 提供半导体器件及其制造方法以形成不同结构的双栅极而不会损坏栅极绝缘层。 半导体衬底（101）包括NMOS区和PMOS区。 在半导体衬底上形成栅极绝缘层（103）。 NMOS栅极（140）形成在NMOS区域的栅极绝缘层上。 PMOS栅极（150）形成在PMOS区域的栅极绝缘层上。 NMOS栅极和PMOS栅极之一包括单个导电层图案（110S）。 NMOS栅极和PMOS栅极中的另一个包括三重导电层图案（110T）。 单导电层图案包括第一导电层图案（111）。 三重导电层图案包括第一导电层图案，第二导电层图案（115）和形成在第一和第二导电层图案之间的功函数调整层图案（113）。

公开(公告)号：KR100653689B1

公开(公告)日：2006-12-04

申请号：KR1020040042354

申请日：2004-06-09

Applicant: 삼성전자주식회사

Inventor： 노관종 ,  선민철 ,  구자흠 ,  정석우 ,  김민주 ,  한성기

IPC: H01L21/24

CPC classification number: H01L21/28052 ,  H01L21/28518 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66545

Abstract: 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 니켈막을 형성하는 것을 포함한다. 상기 니켈막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 니켈 합금막을 형성한다. 상기 니켈막 및 니켈 합금막을 갖는 반도체기판을 열처리하여 니켈 합금 실리사이드막을 형성한다. 일실시예에서, 상기 니켈 합금막은 니켈 탄탈륨 합금막일 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.
실리사이드, 니켈, 탄탈륨, 샐리사이드, 이중금속층

公开(公告)号：KR1020060122608A

公开(公告)日：2006-11-30

申请号：KR1020050045208

申请日：2005-05-27

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  한성기 ,  이종호 ,  임하진 ,  김민주 ,  김윤석

IPC: H01L21/8238

Abstract: A semiconductor device and its manufacturing method are provided to restrain the generation of a gate depletion by preventing the diffusion of dopants into a channel region of a transistor using an improved gate structure with a metal nitride layer. A semiconductor device comprises a semiconductor substrate(200) with an NMOS transistor region and a PMOS transistor region, an N type gate electrode, and a P type gate electrode. The N type gate electrode(251) is formed on the substrate of the NMOS transistor region. The N type gate electrode is composed of a first conductive pattern and a first polysilicon layer. The P type gate electrode(255) is formed on the substrate of the PMOS transistor region. The P type gate electrode is composed of a second conductive pattern and a second polysilicon pattern. The first and the second conductive patterns include a predetermined metal nitride layer, respectively. The predetermined metal nitride layer contains one selected from a group consisting of W, Mo, Al, Hf and Zr.

Abstract translation: 提供一种半导体器件及其制造方法，以通过使用具有金属氮化物层的改进的栅极结构来防止掺杂剂扩散到晶体管的沟道区域中，从而抑制栅极耗尽的产生。 半导体器件包括具有NMOS晶体管区域和PMOS晶体管区域的半导体衬底（200），N型栅极电极和P型栅极电极。 N型栅极（251）形成在NMOS晶体管区域的衬底上。 N型栅电极由第一导电图案和第一多晶硅层构成。 P型栅极（255）形成在PMOS晶体管区域的基板上。 P型栅电极由第二导电图案和第二多晶硅图案组成。 第一和第二导电图案分别包括预定的金属氮化物层。 预定的金属氮化物层含有选自W，Mo，Al，Hf和Zr中的一种。

公开(公告)号：KR100598051B1

公开(公告)日：2006-07-10

申请号：KR1020050011457

申请日：2005-02-07

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  박재언 ,  한성기 ,  김민주

IPC: H01L21/335

Abstract: 고유전막과 반응하지 않고 전극을 패터닝할 때 기판에 손상을 주지 않는 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 기판 상에 고유전막 및 도전막을 형성하는 단계와, 도전막의 일부를 건식 식각하는 단계와, 도전막 중 미식각된 영역에 플라즈마 처리 또는 이온 주입을 하는 단계와, 플라즈마 처리 또는 이온 주입된 미식각된 영역을 습식 식각하여 고유전막을 노출시키는 도전막 패턴을 완성하는 단계를 포함한다.
고유전막, 전극, 패터닝, 비정질

Abstract translation: 提供了一种制造半导体器件的方法，该方法在电极被图案化而不与高介电常数膜反应时不会损坏衬底。 和用于制造半导体器件的方法，包括：在一个特定的导体膜的等离子体处理或离子注入，并且形成导电膜和导电膜一部分的干蚀刻步骤，导电膜的未蚀刻区域在所述衬底上，等离子体处理的，或 并且湿法蚀刻离子注入的辉光角区域以完成暴露高k膜的导电膜图案。