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公开(公告)号：KR1019930001920B1
公开(公告)日：1993-03-20
申请号：KR1019900021829
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F7/38
Abstract: The circuit provides the lowest cost of production. Among the input data of 32 bit, a lower rank 8 bit (0-7), a middle 8 bit and a higher rank 8 bit are inputted to the input terminal of the first, the second, and the third zero (0) detecting circuit, respectively. Each 4 bit of input data is inputted to the input terminal of adding circuit (4). The carry error inputted from outer is applied to the carry input terminal of adding circuit directly. The output of NAND gate inputted from the first zero detecting circuit is applied to the carry input terminal of adding circuit (6). The output inputted from the second, the first zero detecting circuit is applied to the carry input terminal of adding circuit (8).
Abstract translation: 该电路提供最低的生产成本。 在32位的输入数据中，低位8位（0-7），中间8位和高8位输入到第一，第二和第三零（0）检测的输入端 电路。 每4位输入数据被输入到加法电路（4）的输入端。 从外部输入的进位误差直接加到加法电路的进位输入端。 从第一零检测电路输入的与非门的输出被加到加法电路（6）的进位输入端。 从第二输入的输出，第一零检测电路被施加到加法电路（8）的进位输入端。
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Patent Agency Ranking
公开(公告)号：KR1020010001414A
公开(公告)日：2001-01-05
申请号：KR1019990020620
申请日：1999-06-04
Applicant: 한국전자통신연구원
IPC: H04N7/01
CPC classification number: H04N19/423 , G11C7/222 , G11C7/225
Abstract: PURPOSE: A line buffer for image expansion display and a control method of the same are provided to utilize a general memory having single port instead of general FIFO or dual port memory. CONSTITUTION: A line buffer for image expansion display comprises a DMA interface(510), an input buffer(520), a line memory(530), a multiplexor(550), a read address generator(590), a write address generator(580) and a line buffer controller(560). The DMA interface(510) receives data carried in a DMA data bus. The data from the interface are temporarily stored in the input buffer(520), which outputs storage data in accordance with write signals. The multiplexor(550) alternately applies the read and write addresses to the line memory. The line buffer controller(560) generates write control signals towards the input buffer, generates address generation control signals towards the write/read address generators, and generates write read control signals towards the line memory.
Abstract translation: 目的：提供用于图像扩展显示的行缓冲器及其控制方法，以利用具有单个端口而不是通用FIFO或双端口存储器的通用存储器。 构成：用于图像扩展显示的行缓冲器包括DMA接口（510），输入缓冲器（520），行存储器（530），多路复用器（550），读地址生成器（590），写地址生成器 580）和行缓冲器控制器（560）。 DMA接口（510）接收DMA数据总线中承载的数据。 来自接口的数据被临时存储在输入缓冲器（520）中，它根据写入信号输出存储数据。 复用器（550）交替地将读和写地址施加到行存储器。 线路缓冲器控制器（560）向输入缓冲器产生写入控制信号，向写入/读取地址发生器产生地址产生控制信号，并向线路存储器产生写入读取控制信号。
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公开(公告)号：KR100198788B1
公开(公告)日：1999-06-15
申请号：KR1019960063149
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H03M7/30
CPC classification number: H03M7/3044 , G06T9/005 , H04B14/06 , H04N19/60
Abstract: 영상 코덱 표준(JPEG, H.261, H.263, MPEG-1, MPEG-2)은 영상 압축 및 복원을 위해 여러 다양한 기능들을 포함하고 있다. 그 기능들로는 이산 여현 변환(DCT), 양자화(Quantization), RLCD, VLCD, ME등이 표준에 따라 채택되고 있다.
종래의 양자화/역양자화 회로는 원하는 한 표준에만 맞게끔 설계되어 있어, 한 표준에 사용된 양자화/역양자화 회로는 다른 표준에서 곧바로 사용할 수 없는 문제를 가지고 있었다.
따라서, 본 발명에서는 앞서 언급한 모든 영상 코덱 표준에 모두 사용할 수 있도록 표준 간의 차이 및 요구되어지는 기능들에 관련하여, 모든 영상 코덱 표준에서 사용 가능한 양자화/역양자화 회로로서 하나의 회로를 사용, 부호화시 양자화, 복호화시 역양자화, 그리고 복구(RECONSTRUCTION) 모드를 모두 지원할 수 있는 양자화/역양자화 회로에 관해 개시 된다.-
公开(公告)号：KR100175352B1
公开(公告)日：1999-04-01
申请号：KR1019950053627
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: G06F7/48
CPC classification number: G06F17/147
Abstract: 본 발명은 분산산술처리 방식의 정방향 및 역방향 이산여현변환(Discrete Cosine Transform) 회로에 관한 것이다.
일반적인 8x8 DCT는 물론 특정 응용의 하나로 DVCR(Digital Video Cassette Recorder)과 같은 표준을 위한 2개의 4x8 DCT를 모두 지원하는 회로이다.
DVCR은 블럭의 움직임 정보에 따라 DCT 블럭의 크기를 달리한다. 움직임이 없는 경우는 8x8 DCT를 수행한다. 반면 움직임이 크다고 판단되면 블럭내 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하여 2개의 4x8 DCT를 수행한다. 8x8 DCT, 2개의 4x8 DCT를 모두 지원하기 위해서는 기존 8x8 DCT 회로에다 2개의 4x8 DCT를 위한 회로가 추가되야 한다.
추가되는 회로로는 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하기 위한 셔플회로와 분산산술방식의 RAC 내에 2개의 4x8 DCT를 위한 ROM이 제공되야 한다.
그리고 8x8 DCT와 2개의 4x8 DCT를 상황에 맞게 선택할 수 있도록 멀티플렉서 회로가 삽입되어야 한다.
본 발명은 이와 같은 변형된 구조를 채택하여 정방향 및 역방향 DCT를 모두 만족시킨다. -
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