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公开(公告)号：KR1019970056142A
公开(公告)日：1997-07-31
申请号：KR1019950053689
申请日：1995-12-21
IPC: H04L7/00
Abstract: 본 발명은 동기식 다중화 구조의 하위 계층에서 포인터 생성회로에 관한 것으로서, 종래의 포인터 생성회로에 업/다운 카운터를 이용한 포인터 값 생성수단과, 3개의 프레임을 래치하여 포인터를 비교하는 3프레임 래치 및 포인터 비교수단을 부가하여 업 카운터와 다운 카운터의 병렬 연결로 데이타의 유효성을 향상시킬 수 있고, 연속적인 오류에 대해서 잘못된 포인터 값을 생성하는 문제점을 3개의 프레임과 다운 카운터 방법으로 비교하여 포인터를 생성하므로서 포인터 값의 신뢰성을 개선한 것이다.
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公开(公告)号：KR100268180B1
公开(公告)日：2000-10-16
申请号：KR1019980015488
申请日：1998-04-30
Applicant: 한국전자통신연구원
IPC: H01L27/06
Abstract: PURPOSE: A bipolar neural type cell circuit is provided to achieve a large silicon area and a rapid speed by using a bipolar element, and adjusts a pulse duty cycle by adjusting an oscillation-type bias voltage level with a waiting voltage. CONSTITUTION: A weight value circuit(50) receives an input signal of an oscillation circuit, a first power-supply is connected to a collector through a first resistor. A collector is connected to an emitter of the first transistor(51a). A base of a second transistor(51b) is connected to the weight value, an emitter of the first transistor is connected to a collector of the second transistor, an emitter of the second transistor is connected to a second power-supply terminal via a second resistor. A collector of the first transistor is connected to a base, the first power-supply terminal is directly connected to a collector of a third transistor of switching a signal. The first power-supply terminal is connected to a collector of a fourth transistor via a third resistor, and a base of the fourth transistor is connected to a constant voltage source. The fourth transistor(51d) switches a base voltage of the first transistor. One terminal of a first constant current source is connected to an emitter of the third and fourth transistors(51c,51d), and other terminal of the first constant current source(53a) is connected to the second power-supply terminal. A collector of the fourth transistor is connected to a base of a fifth transistor(51e). The first power-supply terminal is connected to a collector of the fifth transistor. An input terminal of a summing circuit(80) is connected to an emitter of the fifth transistor. The second power-supply terminal is connected to an emitter of the fifth transistor via the fourth resistor, thereby driving a driving capability.
Abstract translation: 目的：提供双极神经型电池电路，通过使用双极元件实现大的硅面积和快速速度，并通过用等待电压调节振荡型偏置电压电平来调整脉冲占空比。 构成：重量值电路（50）接收振荡电路的输入信号，第一电源通过第一电阻器连接到集电极。 集电极连接到第一晶体管（51a）的发射极。 第二晶体管（51b）的基极连接到重量值，第一晶体管的发射极连接到第二晶体管的集电极，第二晶体管的发射极经由第二晶体管的第二电源端子连接到第二电源端子 电阻。 第一晶体管的集电极连接到基极，第一电源端子直接连接到切换信号的第三晶体管的集电极。 第一电源端子通过第三电阻器连接到第四晶体管的集电极，并且第四晶体管的基极连接到恒定电压源。 第四晶体管（51d）切换第一晶体管的基极电压。 第一恒定电流源的一个端子连接到第三和第四晶体管（51c，51d）的发射极，第一恒流源（53a）的另一个端子连接到第二电源端子。 第四晶体管的集电极连接到第五晶体管（51e）的基极。 第一电源端子连接到第五晶体管的集电极。 求和电路（80）的输入端子连接到第五晶体管的发射极。 第二电源端子通过第四电阻器连接到第五晶体管的发射极，从而驱动驱动能力。
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公开(公告)号：KR100211950B1
公开(公告)日：1999-08-02
申请号：KR1019960063589
申请日：1996-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 커패시터를 최소화하기 위한 것이다.
이와 같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제 1,2 기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 그 특징이 있다. 따라서, 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 개시한다.-
公开(公告)号：KR1019990016057A
公开(公告)日：1999-03-05
申请号：KR1019970038479
申请日：1997-08-12
Applicant: 한국전자통신연구원
IPC: H01L21/84
Abstract: 다중칩모듈(MCM) 중에서 세라믹 특히 그린시트를 기판 재질로 사용하는 MCM-C는 제조 과정에서 고온 열처리 소성 공정으로 인하여 기판의 휨현상이 발생한다. 이러한 현상은 그린시트의 밀도가 일정치 않거나, 열 공정시 온도 구배가 생길 때 발생하는데, 기판의 크기가 큰 경우에는 스트레스를 더 많이 받게되어 휨 발생 가능성 및 휨 정도가 더욱 크다. 이러한 문제점을 해소하기 위하여 열처리 공정인 소성 공정에서 다공성의 지지대를 사용함으로써 휨 발생을 감소시킬 수 있는 방법을 제시한다.
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Patent Agency Ranking
公开(公告)号：KR100152706B1
公开(公告)日：1998-11-02
申请号：KR1019950052689
申请日：1995-12-20
IPC: H04L12/28
Abstract: 본 발명은 로컬 통신제어 칩에 관한 것으로서, PPM방식의 입력 데이터를 디지털 로직으로 변환하는 프로토콜 디코더와, 출력에 해당하는 신호를 받아서 이들의 폴링 애지에 맞추어 해당 번지와 센서값을 직렬 데이터의 형태로 바꾸어 시스템 중앙처리장치로 보내어 주는 제2래치부와, 시스템 중앙처리장치에서 지정한 번지와 해당번지가 일치하였을 때 시스템 중앙처리장치에서 보내어 준 값들을 출력시키는 출력버퍼로 구성되어 있다.
아울러 이들을 구현하기 위한 제어 카운터와 acount신호와 adstate신호에 의하여 결정이 되는 중앙처리장치로 보내는 신호의 일종인 av(x:1)병렬신호를 만들어주는 카운터로 구성되어 로칼 통신을 수행하고자 하는 시스템을 구성할 수가 있다.-
公开(公告)号：KR1019980037754A
公开(公告)日：1998-08-05
申请号：KR1019960056554
申请日：1996-11-22
IPC: H03J3/00
Abstract: 본 발명은 튜닝회로에서 소자의 특정이 변하더라도 적분기의 시정수를 스스로 보상하여 안정된 튜닝을 수행하는 튜닝회로에 관한 것이다. 목적은 MOSFET 저항, 커패시터 및 OP-앰프 등을 사용함으로써 설계도 간단하게 하고, 소자의 수를 현격하게 줄여 칩 면적을 줄이고 적은 전력소모로도 양질의 튜닝을 하는 데에 있다. 그 구성은 저항수단, 용량수단 및 시정수 제어수단으로 구성된다. 저항수단은 하나 이상의 트랜지스터로 구성되어 트랜지스터가 비포화 영역에서 동작되도록 바이어스를 걸어 주고 제어전압으로 저항값을 제어한다. 용량수단은 저항수단과 병렬로 연결되고 두 개의 제어클럭으로 제어되어 충방전함으로써 저항수단과 연동하여 시정수를 튜닝한다. 시정수 제어수단은 저항수단의 출력이 OP-앰프의 입력단에 연결되게 하여 저항수단의 제어전압을 공급하여 저항값을 조절함으로써 시정수를 조절한다.
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公开(公告)号：KR1019970010401B1
公开(公告)日：1997-06-25
申请号：KR1019940036355
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H04N17/04
Abstract: A circuit for controlling a voltage value is disclosed. The circuit comprises a frist ROM(10) storing a highest channel value of VHF, a lowest channel value of VHF, a highest channel value of VHFH, a lowest channel value of VHFH, a highest channel value of VHFL, a lowest channel value of VHFL, a highest channel value of UHF, and a lowest channel value of UHF; a first latching circuit(20) for reading the highest channel value of VHF, the lowest channel value VHF, the highest value of UHF, and the lowest channel value of UHF from the first ROM(10) to store the read data; a second latching circuit(30) for reading the lowest channel value of VHFL, the lowest channel value of HVFH, the hightest channel value of UHF and the lowest channel value of UHF and for storing the read values; a controller(40), responsive to VHF, UHF, UP, DOWN signals, for selectively providing one channel value of the highest channel value of VHF, the lowest channel value VHF, the highest value of UHF, and the lowest channel value of UHF at stored at the first latching circuit(20); a counter(50), responsive to LOAD, UP, DOWN signals, for counting the output from the controller(40); a comparator(60) for comparing the counted value from the counter(50) to the output from the second latching circuit(30) to provide VHF-OUT, VHFL-OUT, VHFH-OUT signals according to a comparing result; a second ROM(70) for receiving the counted value from the couniter(50) as an address to provide a digital data corresponding to the address; and a digital/analog converter(80) for converting the digital data to an analog voltage signal to provide the converted signal to the output terminal(OUT).
Abstract translation: 公开了一种用于控制电压值的电路。 该电路包括存储VHF的最高信道值，VHF的最低信道值，VHFH的最高信道值，VHFH的最低信道值，VHFL的最高信道值，最低信道值 UHF的最高信道值VHFL和UHF的最低信道值; 用于从第一ROM（10）读取VHF的最高信道值，最低信道值VHF，UHF的最高值和UHF的最低信道值以存储读取的数据的第一锁存电路（20） 用于读取VHFL的最低信道值，HVFH的最低信道值，UHF的最高信道值和UHF的最低信道值并用于存储读取值的第二锁存电路（30） 响应于VHF，UHF，UP，DOWN信号的控制器（40），用于选择性地提供VHF的最高信道值，最低信道值VHF，UHF的最高值和UHF的最低信道值的一个信道值 存储在第一锁存电路（20）处; 响应于LOAD，UP，DOWN信号的计数器（50），用于对来自控制器（40）的输出进行计数; 比较器（60），用于将来自计数器（50）的计数值与来自第二锁存电路（30）的输出进行比较，以根据比较结果提供VHF-OUT，VHFL-OUT，VHFH-OUT信号; 第二ROM（70），用于从所述协调器（50）接收作为地址的计数值，以提供对应于所述地址的数字数据; 以及数字/模拟转换器（80），用于将数字数据转换为模拟电压信号以将转换的信号提供给输出端（OUT）。
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公开(公告)号：KR1019960008139B1
公开(公告)日：1996-06-20
申请号：KR1019930027636
申请日：1993-12-14
IPC: H03K19/086
Abstract: The ECL circuit is for improving the delaying problem for the signal transmission of the logic output. An input signal Vin and a first constant voltage signal Vbb are provided to a first transistor Q10 and a second transistor Q20, respectively. A second constant voltage signal Vcs is applied to a third transistor Q30. A fourth transistor Q40 and a fifth transistor Q60 provide output signals Voutb and Vout, respectively. A second voltage signal VEE is provided to a sixth transistor Q50 and a seventh transistor Q70 through R50 and R70.
Abstract translation: ECL电路用于改善逻辑输出信号传输的延迟问题。 输入信号Vin和第一恒定电压信号Vbb分别提供给第一晶体管Q10和第二晶体管Q20。 第二恒定电压信号Vcs被施加到第三晶体管Q30。 第四晶体管Q40和第五晶体管Q60分别提供输出信号Voutb和Vout。 第二电压信号VEE被提供给第六晶体管Q50和第七晶体管Q70至R50和R70。
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