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公开(公告)号：KR1020090054202A
公开(公告)日：2009-05-29
申请号：KR1020070120942
申请日：2007-11-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 H.264 CAVLC(Context Adaptive Variable Length Coding) 디코딩을 수행하는 방법에 관한 것으로, 특히 어플리케이션 특정 명령어 프로세서(Application-Specific Instruction-set Processor, 이하 "ASIP"라 칭함) 를 이용하여 디코딩을 수행하는 H.264 CAVLC 디코딩 방법에 관한 것이다. 본 발명에 따른 어플리케이션 특정 명령어 프로세서에 기반한 H.264 CAVLC 디코딩 방법은 디코딩 계수에 관한 테이블에 기반하여 복수의 비교 비트열들을 결정하는 단계; 상기 복수의 비교 비트열들의 길이를 제 1 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 코드 값을 제 2 레지스터에 저장하는 단계; 상기 복수의 비교 비트열들의 길이 및 코드 값에 기반하여 입력 비트 스트림과 상기 복수의 비교 비트열들을 비교하는 단계; 및 상기 입력 비트 스트림 및 상기 복수의 비교 비트열들의 비교 결과에 따라 상기 디코딩 계수 값을 결정하는 단계로 구성된다. 본 발명은 별도의 메모리 엑세스없이 ASIP의 내부 레지스터를 사용하여 디코딩 계수를 추출함으로써, 메모리 엑세스에 따른 속도 저하를 감소시켜 H.264 디코더의 디코딩 속도를 향상시킬 수 있다.
H.264, CAVLC, 디코딩, ASIP-
公开(公告)号：KR1020080107562A
公开(公告)日：2008-12-11
申请号：KR1020070055466
申请日：2007-06-07
Applicant: 한국전자통신연구원
Abstract: An audio decoding device using communications between processes and a method thereof are provided to reduce power consumption and operation frequency of audio decode by transmitting data by using individual control protocol between each function block of a decoder. An audio decoding device(10) uses the communications between processes. A parsing unit(12) parses an audio bit stream and outputs a necessary data bit to produce sub band sample data according to the request of a PCM data generating unit. A sub band sample data generating unit(13) generates sub band sample data by using data bit outputted from the parsing unit. A PCM data forming unit(15) requests the parsing unit and stores necessary sub band sample data in the production of next PCM data.
Abstract translation: 提供了一种使用处理之间的通信的音频解码装置及其方法，以通过在解码器的每个功能块之间使用单独的控制协议来发送数据来减少音频解码的功耗和操作频率。 音频解码装置（10）使用进程之间的通信。 解析单元（12）根据PCM数据生成单元的请求解析音频位流并输出必要的数据位以产生子带采样数据。 子带采样数据生成单元（13）通过使用从解析单元输出的数据位来生成子带采样数据。 PCM数据形成单元（15）在生成下一个PCM数据时请求解析单元并存储必要的子带采样数据。
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公开(公告)号：KR1020080052459A
公开(公告)日：2008-06-11
申请号：KR1020070125885
申请日：2007-12-06
Applicant: 한국전자통신연구원
CPC classification number: H03M13/1515 , H03M13/1102 , H03M13/152 , H03M13/23 , H03M13/2732 , H03M13/2957 , H03M13/6368 , H04H20/28 , H04H20/44 , H04H20/95 , H04H40/18 , H04L27/183 , H04L27/3488 , H04L2001/0093 , H04N21/2362 , H04N21/2368 , H04N21/2383 , H04N21/2662 , H04N21/4382 , H04N21/64792
Abstract: An apparatus and a method of servicing digital multimedia broadcasting are provided to transmit the multimedia data and additional data of high quality and high transmitting efficiency. An apparatus of servicing digital multimedia broadcasting includes a base layer transmitting processor(307), an enhancement layer transmitting processor(305), and a layer transmitting unit. The base layer transmitting processor encodes the base layer stream. The enhancement layer transmitting processor encodes the enhancement layer stream. The layer transmitting unit encodes the base layer stream which is output from the base layer transmitting processor and the enhancement layer stream which is output from the enhancement layer transmitting processor and allots a predetermined bit value so as to proceed a layer symbol mapping to transmit it.
Abstract translation: 提供了一种维修数字多媒体广播的设备和方法，用于传输多媒体数据和高质量和高传输效率的附加数据。 维修数字多媒体广播的装置包括基层发送处理器（307），增强层发送处理器（305）和层发送单元。 基层发送处理器对基本层流进行编码。 增强层发送处理器对增强层流进行编码。 层发送单元对从基础层发送处理器输出的基本层流和从增强层发送处理器输出的增强层流进行编码，并分配预定的位值，以进行层符号映射以进行发送。
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公开(公告)号：KR100835173B1
公开(公告)日：2008-06-05
申请号：KR1020060091313
申请日：2006-09-20
Applicant: 한국전자통신연구원
IPC: G06F7/44
CPC classification number: G06F9/3001
Abstract: 본 발명은 곱셈 누적 연산(MAC 연산)을 위한 디지털신호 처리장치 및 방법에 관한 것이다.
본 발명은 곱셈누적연산을 수행하는 디지털 신호처리 장치로서, 복수의 제1 피연산자를 저장하는 제1 메모리, 복수의 제2 피연산자를 저장하는 제2 메모리, 및 상기 제1 피연산자 및 제2 피연산자에 대하여 병렬 MAC 연산을 수행하는 MAC 연산 수행부를 포함한다. 상기 MAC 연산 수행부는 병렬로 배치된 복수의 병렬 MAC 블록을 구비하며, 상기 병렬 MAC 블록을 이용하여 상기 제1 메모리로부터 병렬로 출력되는 제1 피연산자 및 상기 제2 메모리로부터 병렬로 출력되는 제2 피연산자에 대하여 병렬 MAC 연산을 수행한다. 상기 제1 저장부 및 상기 제2 저장부는 이중 포트 메모리로 구현된다. 상기 MAC 블록은 MAC 연산값이 누적 레지스터의 비트폭을 초과할 경우 상기 MAC 연산값을 우향 쉬프트 하여 누적 레지스터에 저장하며, 지수 카운터에 저장된 MAC 연산값의 우향 쉬프트된 비트 수를 나타내는 지수값을 증가시킨다. 그리고 다음 클럭 사이클에서는 제1 피연산자와 제2 피연산자에 대한 곱셈값을 상기 지수값만큼 우향 쉬프트하여 누적한다.
본 발명은, 병렬 MAC 연산을 위한 복수의 피연산자를 하나의 클럭 사이클에 출력할 수 있도록 하며, 추가적인 클럭 사이클 없이 MAC 블록 내 누적 레지스터에서의 오버 플로우 발생을 방지할 수 있는 효과가 있다.
Multiply-Accumulate(MAC), MAC 블록, DSP Core, DPRAM-
公开(公告)号：KR100768090B1
公开(公告)日：2007-10-17
申请号：KR1020060081265
申请日：2006-08-25
Applicant: 한국전자통신연구원
Abstract: A waveform interpolation encoding apparatus for reducing the amount of decoding computation and a method thereof are provided to calculate CW rearrangement parameters having a complexity computation amount previously in an encoding apparatus which does not require a real-time operation. A waveform interpolation encoding apparatus for reducing the amount of decoding computation includes an encoding unit and a rearrangement parameter calculating unit(16). The encoding unit receives a voice signal to find parameters for waveform interpolation and quantize the parameters. The rearrangement parameter calculating unit(16) recovers CW(Characteristic Waveform) by using the quantized parameters and finds rearrangement parameters of maximizing the cross-correlation between the recovered CW and a sequential CW to perform quantization.
Abstract translation: 提供了用于减少解码计算量的波形插值编码装置及其方法，用于在不需要实时操作的编码装置中计算先前具有复杂度计算量的CW重排参数。 用于减少解码计算量的波形插值编码装置包括编码单元和重排参数计算单元（16）。 编码单元接收语音信号以找到用于波形插值的参数并量化参数。 重排参数计算单元（16）通过使用量化参数来恢复CW（特征波形），并找到使恢复的CW和顺序CW之间的互相关最大化的重新排列参数以执行量化。
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Patent Agency Ranking
公开(公告)号：KR1020070060855A
公开(公告)日：2007-06-13
申请号：KR1020050120964
申请日：2005-12-09
Applicant: 한국전자통신연구원
Abstract: An IC device for a test is provided to conveniently manage and effectively test internal core circuits in an SoC(System on Chip) or SiP(System in Package) chip, and offer a boundary scan circuit for testing short of each signal terminal of an SoC boundary, the internal core, and a memory boundary, and a structure for testing a memory and/or buffer block. An address MUX(Multiplexer)(210) selects an address input path of a memory(300). A data MUX(220) selects a data input path of the memory. A comparator(230) compares a memory reading value with an output value of the data MUX during a memory test. An output MUX(240) selectively outputs the memory reading value or the output value of the address MUX to an external terminal. A pattern generator(500) transmits a test pattern to the data MUX in a series and stops an operation according to a comparison value while transmitting a sequential address to the address MUX. A test controller(400) generates test commands and a test clock for synchronizing the test operation. The boundary scan circuit(100) transfers a result value to the output MUX by testing the short of the boundary signal terminals.
Abstract translation: 提供用于测试的IC器件，以方便地管理和有效测试SoC（片上系统）或SiP（系统级封装）芯片中的内部核心电路，并提供用于测试SoC的每个信号端子的边界扫描电路 边界，内部核心和存储器边界，以及用于测试存储器和/或缓冲器块的结构。 地址MUX（Multiplexer）（210）选择存储器（300）的地址输入路径。 数据MUX（220）选择存储器的数据输入路径。 在存储器测试期间，比较器（230）将存储器读取值与数据MUX的输出值进行比较。 输出MUX（240）有选择地将地址MUX的存储器读取值或输出值输出到外部端子。 模式发生器（500）将测试模式串联发送到数据MUX，并且在顺序地址发送到地址MUX的同时停止根据比较值的操作。 测试控制器（400）产生用于同步测试操作的测试命令和测试时钟。 边界扫描电路（100）通过测试边界信号端子的短路将结果值传送到输出MUX。
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公开(公告)号：KR1020070058758A
公开(公告)日：2007-06-11
申请号：KR1020050117422
申请日：2005-12-05
Applicant: 한국전자통신연구원
IPC: H04N19/89 , H04N7/08 , H03M13/41 , H04N21/2343
CPC classification number: H04N19/89 , H03M13/41 , H04N7/0803 , H04N21/234345
Abstract: An apparatus and a method for time de-interleaving are provided to decrease the size of a memory needed for de-interleaving and maximize the efficiency of the memory. An input buffer(22) is recordable by the symbol unit. An input buffer addressor(28) generates a data transmission block for recording, in which respective symbols of de-mapping metric data are rearranged, and records the data transmission block in the input buffer(22). An output buffer(26) is readable by the symbol unit. An output buffer addressor(29) rearranges respective symbols constituting a data transmission block for reading, which is stored in the output buffer(26), and outputs the data transmission block through a de-puncture stream. A memory controller(23) transmits the data transmission block for recording to an external memory, and receives the data transmission block for reading from the external memory.
Abstract translation: 提供了一种用于时间解交织的装置和方法，以减小解交织所需的存储器的大小，并最大化存储器的效率。 输入缓冲器（22）可由符号单元记录。 输入缓冲器寻址器（28）产生用于记录的数据传输块，其中解映射度量数据的相应符号重新排列，并将数据传输块记录在输入缓冲器（22）中。 输出缓冲器（26）可由符号单元读取。 输出缓冲器寻址器（29）重新排列存储在输出缓冲器（26）中的构成用于读取的数据传输块的相应符号，并通过去穿孔流输出数据传输块。 存储器控制器（23）将用于记录的数据传输块发送到外部存储器，并且从外部存储器接收用于读取的数据传输块。
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公开(公告)号：KR100721263B1
公开(公告)日：2007-05-23
申请号：KR1020050080682
申请日：2005-08-31
Applicant: 한국전자통신연구원
IPC: G10L19/02
CPC classification number: G06F17/147 , G10L19/16
Abstract: 본 발명은 IMDCT 코프로세서 및 이를 포함한 오디오 복호기에 관한 것으로, 입력된 역양자화 주파수 스펙트럼 샘플값을 저장하기 위한 입력버퍼부와, 상기 입력버퍼부에 저장된 샘플값을 실수부(I)와 허수부(Q) 데이터로 분리하기 위한 I/Q 분리부와, 상기 I/Q 분리부로부터 분리된 데이터를 각각 제공받아 특정의 트위들 팩터값과 복소수 곱셈을 연산하기 위한 제1 연산부와, 상기 제1 연산부로부터 연산된 결과값을 제공받아 역 고속 푸리에 변환(IFFT)을 수행한 후, 그 결과값을 출력하기 위한 IFFT부와, 상기 IFFT부로부터 출력된 결과값을 제공받아 특정의 트위들 팩터값과 복소수 곱셈을 연산하기 위한 제2 연산부와, 상기 제2 연산부로부터 연산된 결과값을 제공받아 데이터를 정렬하고, 특정 부분의 양수값(+) 및 음수값(-)을 서로 역 맵핑시킨 후 최종 IMDCT 시간 샘플값을 출력하기 위한 디인터리버와, 특정의 윈도우 시퀀스 값에 따라 상기 입력된 역양자화 주파수 스펙트럼 샘플값을 선택하여 상기 최종 IMDCT 시간 샘플값을 결정하기 위한 제어 레지스터를 포함함으로써, 전체 오디오 복호를 위한 디지털신호처리 프로세서(DSP)의 전체 연산량을 감소시켜 MIPS와 디코딩 시간을 단축할 수 있는 효과가 있다.
MPEG-4, IMDCT 코프로세서, 오디오 복호기, 디지털신호처리 프로세서-
公开(公告)号：KR100653233B1
公开(公告)日：2006-12-05
申请号：KR1020050120959
申请日：2005-12-09
Applicant: 한국전자통신연구원
IPC: H03M13/41
Abstract: A viterbi decoder is provided to achieve low power consumption by reducing internal switching of a path metric calculation module. A branch metric calculation part(204) generates a branch metric. A reference path metric calculation part(206) determines a reference path metric by calculating statistical size of a path metric. A path metric memory(202) stores a path metric of the present time. A path metric calculation part(201) calculates a path metric of a next time by using the path metric of the present time and the branch metric. A path metric selection part(205) outputs path a maximum path metric and path metric output of the path metric calculation part selectively to the path metric memory. A comparison control part(207) generates the maximum path metric by receiving the reference path metric and the path metric of the present time, and controls the operation of the path metric memory, the path metric selection part and the path metric calculation part.
Abstract translation: 提供维特比解码器以通过减少路径度量计算模块的内部切换来实现低功耗。 分支度量计算部分（204）生成分支度量。 参考路径度量计算部分（206）通过计算路径度量的统计大小来确定参考路径度量。 路径量度存储器（202）存储当前时间的路径量度。 路径度量计算部分（201）通过使用当前时间的路径度量和分支度量来计算下一次的路径度量。 路径量度选择部分（205）选择性地将路径量度计算部分的最大路径量度和路径量度输出路径输出到路径量度存储器。 比较控制部分（207）通过接收当前时间的参考路径量度和路径量度来产生最大路径量度，并控制路径量度存储器，路径量度选择部分和路径量度计算部分的操作。
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公开(公告)号：KR1020060065464A
公开(公告)日：2006-06-14
申请号：KR1020050053388
申请日：2005-06-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 패킷 프레임 동기화 장치 및 그 방법에 관한 것으로, 소정의 동기 패턴을 갖는 패킷 스트림 데이터를 제공받아 저장한 후 소정 비트의 심볼을 출력하는 입력 쉬프트 레지스터와, 상기 심볼과 동기 패턴의 서로 다른 오류 비트 수를 검출하고, 상기 검출된 오류 비트 수와 기설정된 허용오류의 비교 결과에 따라 비교값을 출력하는 비교기와, 상기 패킷 스트림 데이터의 비트 수를 세는 비트 카운터와, 상기 심볼의 비트 수를 세는 심볼 카운터와, 상기 패킷 스트림 데이터의 패킷 프레임 수를 세는 프레임 카운터와, 상기 패킷 스트림 데이터내에서 적어도 하나의 동기 심볼 후보들의 인덱스를 저장하는 인덱스 테이블과, 상기 인덱스 테이블에 저장된 인덱스에 해당하는 동기 심볼 후보들의 연속 출현정보를 저장하는 플래그 테이블과, 상기 비교� ��로부터 출력된 비교값을 제공받아 상기 비트 카운터, 상기 심볼 카운터 및 상기 프레임 카운터를 제어하고, 상기 동기 심볼 후보들의 인덱스 및 연속 출현정보를 상기 인덱스 및 플래그 테이블에 각각 저장되도록 제어하며, 상기 인덱스 및 플래그 테이블을 이용하여 후속으로 입력되는 패킷 스트림 데이터들의 프레임 동기화를 수행하는 제어기를 포함한다.
패킷, 프레임, 동기, 헤더, 인덱스 테이블, 플래그 테이블
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