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公开(公告)号：KR100149887B1
公开(公告)日：1999-03-20
申请号：KR1019940028801
申请日：1994-11-03
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: 금속산화물 반도체 소자의 채널길이가 짧아지면서 생기는 문제점인 소위 단채널 효과를 개선하기 위한 자기정렬된 홈구조의 채널을 갖은 LDD형 MOS소자가 제공되는데, 게이트 전극이 소스 및 드레인 영역과 접하는 부분에 자기정렬법으로 홈구조의 제2게이트 전극을 형성함으로써 소스 및 드레인에 의한 전기장이 교차하는 면적을 줄여서 단채널 효과를 극복한다.
이러한 구조에서는 유효채널의 길이가 감소하지도 아니하고 홈의 깊이만큼의 소스 및 드레인 접합깊이를 확보하기 때문에 얕은 접합의 소스 및 드레인 영역을 형성할 필요도 없다.-
公开(公告)号：KR1019990015537A
公开(公告)日：1999-03-05
申请号：KR1019970037682
申请日：1997-08-07
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
소오스 및 드레인 영역을 형성하기 위한 고온 열처리 과정에서 강유전막으로 형성된 게이트 절연막의 강유전 특성을 손상하지 않는 트랜지스터 및 그 제조 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
반도체 기판의 소오스 및 드레인 영역이 형성될 영역 상부에 불순물이 주입된 전도막을 형성하고 열처리하여 소오스 및 드레인 확산층을 형성한 후 게이트 절연막 및 게이트 전극을 형성한다.
4. 발명의 중요한 용도
반도체 장치 제조 방법에 이용됨-
公开(公告)号：KR1019990013112A
公开(公告)日：1999-02-25
申请号：KR1019970036696
申请日：1997-07-31
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 바디 단자가 플로팅된 SOI 기판 상에 형성된 모스 트랜지스터에서의 낮은 항복전압 및 높은 소오스/드레인 저항 특성을 개선하는 모스 트랜지스터 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 종래의 통상적인 공정을 크게 변화시키지 않으면서, 선택적 SiGe 에피택셜층(또는 Ge을 포함하는 선택적 폴리실리콘층)에 의한 밴드갭 조절로 기생 바이폴라의 작용을 저하시킴으로서 항복전압 저하를 방지하고, SiGe 에피택셜층(또는 Ge를 포함하는 선택적 폴리실리콘층)의 두께를 증가시킴으로써 소오스/드레인 저항을 낮춤.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.-
公开(公告)号：KR100163745B1
公开(公告)日：1998-12-01
申请号：KR1019950036680
申请日：1995-10-23
Applicant: 한국전자통신연구원
IPC: H01L29/73
Abstract: 본 발명은 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로서, 제1기둥의 상부에 베이스영역을 형성하고, 이 베이스영역에 에미터 전극으로부터 불순물을 확산시켜 에미터영역을 형성하므로 베이스영역과 에미터영역의 접촉면이 넓으므로 전류 구동 능력이 크고, 또한, 베이스영역의 기생 저항 및 기생 캐패시턴스가 작다.
또한, 상기 바이폴라 트랜지스터는 저농도 콜렉터영역으로 이용되는 제1기둥 하부의 불순물 농도가 낮고 콜렉터영역의 길이가 길므로 항복 전압 및 어얼리 전압이 높게 된다.
따라서, 전류 구동 능력이 크고 베이스영역의 기생 저항 및 기생 캐패시턴스가 작으며, 또한, 항복 전압 및 어얼리 전압이 높으므로 고속 디지탈 집적회로 및 아날로그 집적회로에 사용할 수 있어 디지탈 집적회로와 아날로그 집적회로가 혼재된 디지탈 집적회로/아날로그 집적회로를 설계 및 제조할 수 있다.-
公开(公告)号：KR100155506B1
公开(公告)日：1998-10-15
申请号：KR1019940036344
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: MOS 트랜지스터의 게이트(3)와 인접한 소스/드레인(9)의 가장자리에 홈을 형성하여 소스/드레인 부근에서 채널형태를 바꾸면, 드레인 부근에서 형성되는 전기장이 채널영역으로 침투하는 것을 방지하여 짧은 채널효과를 억제할 수 있으며, 문턱전압의 조절이 용이하며, 소스/드레인 가장자리에 형성된 홈에 의하여 소스/드레인 영역의 접합깊이를 보다 깊게 할 수 있으므로 소스/드레인 저항을 줄일 뿐아니라, 금속배선에 의한 접합파괴나 일렉트로마이그레이션에 의한 신뢰성 저하를 억제할 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019970054341A
公开(公告)日：1997-07-31
申请号：KR1019950050517
申请日：1995-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 바이폴라 트랜지스터의 구조에 관한 것으로 특히, 소자의 활성 영역과 콜렉터 영역을 한정하는 소정 깊이의 트랜치와, 이 각각의 트랜치 내에 실리콘 기둥의 갖는 제1도전형의 반도체 기판과; 상기 반도체 기판의 트랜치 내의 하단과 콜렉터 영역의 실리콘 기둥에 상기 반도체 기판을 형성하는 제1도전형과 다른 제2도전형의 고농도의 불순물 확산이 이루어진 불순물 확산 영역과; 상기 활성 영역의 실리콘 기둥 상단에 상긱 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 에미터 영역과; 상기 활성 영역의 실리콘 기둥 하단에 형성된 불순물 확산 영역과 실리콘 기둥 상단에 형성된 상기 에미터 영역의 중간에 상기 제1도전형과 동일 도전형의 불순물 확산이 이루어진 불순물층의 베이스 영역과; 상기 콜렉터 영역의 실리콘 기둥에 상기 제2도전형과 동일 도전형의 고농도의 불순물 확산이 이루어진 불순물층의 콜렉터 영역과; 상기 활성 영역의 트랜치 영역에 매립된 형태의 제1도전형의 다결정 실리콘 베이스 전극과; 상기 다결정 실리콘 베이스 전극과 상기 반도체 기판을 전기적으로 격리시키기 위해 상기 트랜치내에 형성된 산화막; 및 상기 베이스 영역과 다결정실리콘 베이스 전극의 일부분을 전기적으로 연결하는 베이스접속부로 구성되고 상기 각각의 전극을 금속 전극으로 구성하는 것을 특징으로 하는 바이폴라 트랜지스터 구조 및 그 제조방법을 제공하면 실리콘 에피층을 사용하지 않았으며, 소자 격리를 위한 고정이 필요없다.
또한 베이스 전극이 트랜치 영역에 의하여 자동으로 정의되며, 콜렉터 전극은 불순물 확산에 의해 자동 연결되어, 제조공정이 단순하며, 소자 크기가 매주 작은 바이폴라 트랜지스터 구조이다.
그리고, 베이스 전극을 벽면에서 일정 위치에 일부분만 접촉시키므로 베이스의 기생 캐패시턴스가 작으며, 양방향 동작 특성을 갖고 있으므로 고속, 고집적의 ECL회로에 매우 유용하게 응용될 수 있는 구조이다.-
公开(公告)号：KR1019970054025A
公开(公告)日：1997-07-31
申请号：KR1019950053665
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 저장 커패시터가 전달 게이트의 아래에 형성된 DRAM 셀의 구조 및 그 제조방법에 관한 것으로서, 그 특징은 DRAM 셀의구조에 잇어서, 전달 게이트로서 SOI 트랜지스터를 채택하며, 저장 전극이 전달게이트의 소오스의 아래에 위치하며, 유전막이 저장 전극의 아래에 위치하며, 판전극이 유전막의 아래에 유ㅣ치하는데에 있으며, 그 다른 특징은 DRAM 셀의 제조방법에 있어서, 규소기판의 위에 저압화학기상증착에 의하여 소정의 두께의 다결정 규소를 증착하는 제1과정과, 제1전극을 소정의 두께로 형성시키는 제2과정과, 소정의 두께의 유전박막을 형성시키는 제3과정과, 규소로 된 제1웨이퍼 표면을 평탄하게 만드는 제9과정과, 표면이 평탄하고 제3전극이 노출된 제1웨이퍼와 제2웨이퍼를 접착시키는 제10과정과, SOI 규소층을 소정의 두께가 되도록 하는 제11과정과, 상기 SOI 규소층에 전달 게이트 트랜지스터 영역을 형성시키는 제12과정과, 열확산로에서 소정의 두께의 게이트 산화막을 형성시키는 제13과정과, 다결정 규소 혹은 폴리사이드를 소정의 두께로 증착하는 제14과정과, 웨드선을 형성하는 제15과정과, 상기 제2웨이퍼 위에 규소 산화막을 증착시키는 제16과정과, 드레인에 비트선이 접촉하는 접촉구멍을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제17과정과, 상기 접촉구멍을 메워 소정의 두께의 제4전극을 만드는 제18과정 및 비트선을 형성하는 제19과정을 포함하는 데에 있으므로, 본 발명은 커패시터를 전달 게이트의 하부 영역에 배치하여 좁은 DRAM셀 면적에 전달 게이트와 커패시터를 집적화할 수 있다는데에 그 효과가 다.
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39.发明公开실리콘-온- 절연체 모스 전계효과 트랜지스터 및 그의 제조방법(Silicon-On-Insulator MOS transistor and fabricating method thereof) 无效绝缘体上硅MOS场效应晶体管和绝缘体上硅MOS晶体管及其制造方法
公开(公告)号：KR1019970024287A
公开(公告)日：1997-05-30
申请号：KR1019950034136
申请日：1995-10-05
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 실리콘-온-절연체 모스 전계효과 트랜지스터 및 그의 제조방법에 관한 것으로서, 소오스 및 드레인영역 사이의 채널이 반전 상태를 이루도록 저농도로 도핑되어 게이트전극에 낮은 전압이 인가되어도 채널이 형성되는 저농도 채널영역과 고농도로 도핑되어 전위장벽이 높으며 게이트 길이와 무관하게 소정의 높은 게이트 전압이 인가되어야 채널이 형성되는 고농도 채널영역으로 구성되며 상기 고농도 채널영역은 저농도 채널영역과 소오스영역의 사이에 형성되도록 한다. 따라서, 문턱전압을 게이트의 길이와 무관하게 고농도 채널영역에 의해 조절하므로 항상 일정하고, 고농도 채널영역의 높은 전위 장벽에 의해 드레인영역 부근에서 형성되는 전계가 소오스영역으로 침투되는 것을 방지하여 누설전류의 증가를 방지할 수 있으며, 또한, 드레인 영역의 전계를 소오스영역으로 분산시키므로 드레인영역 부근의 전계를 저하시켜 전자 충돌에 의한 전자-정공의 발생을 억제하여 기생 바이폴라 동작에 의한 전류가 증가되는 것을 억제할 수 있다.
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公开(公告)号：KR1019970024262A
公开(公告)日：1997-05-30
申请号：KR1019950036680
申请日：1995-10-23
Applicant: 한국전자통신연구원
IPC: H01L29/73
Abstract: 본 발명은 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로서, 제1기둥의 상부에 베이스영역을 형성하고, 이 베이스영역에 에미터 전극으로 부터 불순물을 확산시켜 에미터영역을 형성하므로 베이스영역과 에미터영역의 접촉면이 넓으므로 전류 구동 능력이 크고, 또한, 베이스영역의 기생 저항 및 기생 캐패시턴스가 작다.
또한, 상기 바이폴라 트랜지스터는 저농도 콜렉터영역으로 이용되는 제1기둥 하부의 불순물 농도가 낮고 콜렉터영역의 길이가 길므로 항목 전압 및 어얼리 전압이 높게 된다.
따라서, 전류 구동능력이 크고 베이스영역의 기생 저항 및 기생 캐패시턴스가 작으며, 또한, 항복 전압 및 어얼리 전압이 높으므로 고속 디지탈 집적회로 및 아날로그 집적회로에 사용할 수 있어 디지탈 집적회로와 아날로그 집적회로가 혼재된 디지탈 집적회로/아날로그 집적회로를 설계 및 제조할 수 있다.
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