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公开(公告)号：KR100170183B1
公开(公告)日：1999-03-30
申请号：KR1019950051466
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 전자빔 노광 에너지 조정방법에 의한 에어브릿지 금속의 형성방법에 관한 것으로서, 반절연성 반도체 기판의 표면에 활성층을 형성하고 상기 활성층의 표면의 소정 부분에 절연막을 형성한 후 상기 활성층의 노출된 표면에 오믹 금속층을 형성하는 공정과, 상기 절연막과 오믹 금속층의 상부에 PMMA(ploy methyl meta acrylate)의 제1감광막과 P(MMA-MAA)의 제2감광막을 순차적으로 도포하는 공정과, 상기 제1감광막은 접속공에 의해 오믹 금속층이 노출되고 제2감광막은 상기 접속공 사이의 제1감광막이 노출되게 상기 제1및 제2감광막을 노광 및 형상하는 공정과, 상기 접속공과 제1및 제2감광막의 상부에 바닥 금속을 증착하는 공정과, 상기 바닥 금속 상부에 상기 접속공 사이가 노출되게 상기 제3감광막을 형성하고 상기 제3감광막이 형성되지 않은 바닥 금속의 상부에 에어브릿지 금속을 증착하는 공정과, 상기 제1, 제2및 제3감광막과 상기 에어브릿지 금속이 형성되지 않은 부분의 바닥 금속을 리프트-오프 방법에 의해 제거하는 공정과, 상기 노출된 반도체 기판, 바닥 금속과 에어브릿지 금속의 표면에 보호막을 형성하는 공정을 구비한다.
따라서 전자빔 노광에너지 조절을 이용하여 접속공을 형성하기 위한 감광막 패턴과 배선금속용 감광막 패턴을 동시에 형성하므로 공정이 간단하고 오정렬을 방지할 수 있다.-
公开(公告)号：KR100170479B1
公开(公告)日：1999-02-01
申请号：KR1019950052637
申请日：1995-12-20
Applicant: 한국전자통신연구원
IPC: H01L29/812
Abstract: 본 발명은 T-형 게이트 형성방법에 관한 것으로서, 반도체 기판 상에 감광막을 도포하고 소정 부분이 중첩되도록 동일한 마스크를 이동시키면서 파장이 짧은 자외선으로 2번 노광시키고 현상하여 T-형의 개구를 형성하는 공정과, 상기 감광막에 실란 용액을 선택적으로 확산시켜 부피 팽창시키는 공정과, 상술한 구조의 전 표면에 금속을 증착하여 개구 내에 반도체 기판과 접촉되는 T-형의 게이트 전극을 형성하는 공정과, 상기 감광막을 제거하는 공정을 구비한다.
따라서, 해상력 한계 이하의 감광막 패턴을 형성할 수 있으며 재현성 및 균일도가 향상된다.-
公开(公告)号：KR100163741B1
公开(公告)日：1998-12-01
申请号：KR1019940036027
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/40
Abstract: 본 발명은 고전자 이동도 트랜지스터(HEMT), 금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 반도체 소자 또는 이종접합 바이폴라 트랜지스터법은, 반절연 갈륨비소 기판(1) 상에 채널층(2)과 소오스 전극 및 드레인 전극의 형성을 위한 감광막의 패턴(3)을 형성하는 공정과; Ni, Ge, Au, Ti, Au 순서로 증착된 5층구조의 오믹금속층(4)을 그 위에 형성하는 공정과; 상기 감광막 패턴(3)을 제거하여 5층구조의 오믹금속층으로 된 소오스/드레인 전극을 형성하는 공정과; 그 위에 저온에서 증착한 2층 이상의 구조의 절연층으로 이루어진 오믹금속 보호막을 도포하는 공정과; 상기 오믹금속층을 상이한 온도에서 2단계로 열처리하는 공정과; 상기 오믹금속 보호막을 제거하는 공정과; 소정의 감광막 패턴을 그 위에 형성하여 게이트 영역을 정의하는 공정과; 금속막을 증착하여 상기 소정의 감광막 패턴을 마스크로 사용하여 T-형상의 게이트를 형성하는 공정을 포함한다. 이로써, 낮은 접촉저항의 특성을 얻을 수 있어 전기적 특성을 향상시킬 수 있다.
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公开(公告)号：KR1019980050970A
公开(公告)日：1998-09-15
申请号：KR1019960069818
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
리소그라피 공정의 도입과 추가의 공정을 이용하여 다층 게이트의 공정을 간단하게 행할 수있다.
4. 발명의 중요한 용도
반도체 소자 제조-
公开(公告)号：KR1019980050968A
公开(公告)日：1998-09-15
申请号：KR1019960069816
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 X-대역 이상 주파수에서의 저 잡음 수신기, 전력 증폭기, 및 밀리미터파 대역의 MMIC등의 고속 논리회로에 주로 웅용되고 있는 HEMT 등과 같은 고속반도체 소자의 T-형 게이트 전극을 형성하는 방법에 관한 것으로서, 이러한 소자에 있어서는 짧은 게이트 길이와 넓은 단면적의 패턴이 동시에 요구되고 있는데, 기존의 포토리소그래피 방법으로는 게이트-채널의 미세한 선폭을 형성하기에는 해상력이 부족하여 주로 전자빔 리소그래피 기술이 사용되어 왔다. 그러나 전자빔 이용방법은 높은 해상력에도 불구하고 많은 노광 시간이 요구되어 생산성 저하의 문제점이 있었다. 따라서, 본 발명에서는 기존의 공정과는 달리 단층의 레지스트 패턴위에 실리콘 산화막 혹은 실리콘 질화막을 증착 한 후, 이를 이용하여 게이트 다리부분에 대응하는 더미 패턴을 형성한 다음, 이 더미 패턴 자리에 게이트 전극의 다리 부분을 형성하므로써, 해상력 향상을 위한 공정이 필요 없고, 실리콘 질화막의 두께 조절에 의해 아주 작은 미세 선폭(수백 Å)의 게이트 전극을 형성하는 방법을 제공한다.
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Patent Agency Ranking
公开(公告)号：KR100137581B1
公开(公告)日：1998-06-01
申请号：KR1019940032093
申请日：1994-11-30
Applicant: 한국전자통신연구원
IPC: H01L21/334
Abstract: 본 발명은 갈륨비소 HEMT소자의 티(T)형 게이트 형성방법에 관한 것으로 보다 상세하게는 저잡음 특성이 우수하고 동작속도가 빨라 통신용 소자 및 고속 컴퓨터에 많이 이용되는 감륨비소 HEMT소자의 게이트 금속에 있어서 광 노광과 전자빔 노광을 병행하여 사용하고 저온 중간막을 이용함으로써 매우 안정하고 낮은 저항을 갖는 T형 게이트 금속을 형성할 수 있는 티(T)형 게이트 형성방법에 관한 것이다.
특징적인 구성으로는 발절연성의 갈륨비소기판위에 2차원 전자가스층을 형성하고 그 위에 다시 식각정지를 위한 알미늄갈륨비소층을 형성한 후 갈륨비소도핑층을 형성하여 성장시킨 기판을 이용하여 티(T)형 게이트를 형성하는 감륨비소 HEMT소자의 티(T)형 게이트 제조방법에 있어서, 상기 기판의 갈륨비소도핑층위에 전자빔에 의해 노광을 실시하기 위해 1차로 전자빔 노광용 감광막을 도포하여 열처리 하는제1공정과, 상기 제1공정에서 열처리된 감광막위에 중간막을 도포하여 저온에서 저온 중간막을 형성하는 제2공정과, 상기 제2공정에서 형성된 저온 중간막위에 다시 광에 의한 노광을 실시하기 위해 광 노광용 감광막을 도포하여 열처리하는 제3공정과, 상기 제3공정에서 열처리된 광 노광용 감광막을 스테퍼로 노광하여 원하는 패턴을 형성하고 � �� 형상을 이용하여 상기 저온 중간막을 습식식각방법에 의해 수평방향으로 과식각하여 광 노광용 감광막의 아래에 언더컷팅부를 만드는 제4공정과, 상기 제4공정의 식각이후 전자빔을 사용하여 전자빔 노광용 감광막위에 원하는 미세한 패턴을 형성하고 그 패턴을 이용하여 갈륨비소도핑층을 선택적으로 리세스식각하여 T형상을 형성하는 제5공정과, 상기 제5공정에 형성된 T형상을 이용하여 게이트 금속을 증착하는 제6공장과, 상기 제6공정에서 증착된 게이트 금속을 리프트-오프방법으로 T형 게이트를 형성하는 제7공정으로 이루어짐에 있다.-
公开(公告)号：KR100126556B1
公开(公告)日：1997-10-16
申请号：KR1019930027216
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
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公开(公告)号：KR100117351B1
公开(公告)日：1997-07-01
申请号：KR1019930027217
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
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公开(公告)号：KR1019950011998B1
公开(公告)日：1995-10-13
申请号：KR1019920008887
申请日：1992-05-26
Applicant: 한국전자통신연구원
IPC: H01S5/30
Abstract: The method comprises a step of growing heterostructure, deposited sequentially with a buffer layer, n-type activation layer, and a surface layer, a step of depositing a silicon nitride layer on the epitaxially-grown layer and etching the silicon nitride layer, a step of injecting p-type impurities into the activation doping region and forming a diffusion layer by the first annealing, a step of forming a protective layer on the surface of wafer and forming p-type activation layer by the second annealing, and a step of forming an isolated region by etching the ohmic contact of the protective layer.
Abstract translation: 该方法包括生长异质结构的步骤，依次沉积缓冲层，n型活化层和表面层，在外延生长层上沉积氮化硅层并蚀刻氮化硅层的步骤，步骤 将p型杂质注入激活掺杂区域并通过第一退火形成扩散层，在晶片表面上形成保护层并通过第二退火形成p型活化层的步骤，以及形成步骤 通过蚀刻保护层的欧姆接触来形成隔离区域。
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