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    Datenverwaltung in Halbleiter-Speichereinheiten
    31.
    发明专利
    Datenverwaltung in Halbleiter-Speichereinheiten 未知

    公开(公告)号：DE112010003887T5

    公开(公告)日：2012-08-23

    申请号：DE112010003887

    申请日：2010-12-16

    Applicant: IBM

    Inventor： CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS S ,  HU XIAO-YU ,  ILIADIS ILIAS ,  HAAS ROBERT

    IPC: G06F11/10

    Abstract: Bereitgestellt werden ein Verfahren und eine Vorrichtung für das Steuern einer Halbleiter-Speichereinheit (5), in welcher der Halbleiterspeicher (6) löschbare Blöcke umfasst, die jeweils eine Vielzahl von Datenschreib-Speicherstellen umfassen. Eingabedaten werden in aufeinanderfolgenden Gruppen von Datenschreib-Speicherstellen gespeichert, wobei jede Gruppe Schreib-Speicherstellen in einem Satz von löschbaren Blöcken in jeder aus einer Vielzahl von logischen Teilbereichen des Halbleiterspeichers (6) umfasst. Die Eingabedaten werden so Fehlerkorrektur-codiert, dass eine jede Gruppe einen Fehlerkorrektur-Code für die Eingabedaten in der Gruppe enthält; Metadaten, welche die Speicherstelle von Eingabedaten in dem Halbleiterspeicher (6) angeben, werden in dem Speicher (13) verwaltet. Zudem wird eine Angabe für die Gültigkeit von Daten, die in einer jeden Datenschreib-Speicherstelle gespeichert sind, verwaltet. Vor dem Löschen eines Blocks werden gültige Eingabedaten aus der oder aus einer erstellen in dem Block enthält. Die wiederhergestellten Daten werden dann als neue Eingabedaten erneut gespeichert.

    Container marker scheme for reducing write amplification in solid state devices
    32.
    发明专利
    Container marker scheme for reducing write amplification in solid state devices 未知

    公开(公告)号：GB2485732A

    公开(公告)日：2012-05-23

    申请号：GB201203943

    申请日：2010-09-14

    Applicant: IBM

    Inventor： ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAOYU

    IPC: G11C16/34

    Abstract: A solid state storage device (300) and method are provided. Multiple blocks (310, 315) are configured as storage memory for a solid state storage device (300), and each block includes multiple pages. A controller (305) is configured to operate the solid state storage device (300). A free block (310) of the multiple blocks is assigned a marker level by the controller (305). For a particular page of the multiple pages, each particular page of data is written to a block (300) of the multiple blocks with a marker level corresponding to a level of dynamicity calculated by the controller (305) for that particular page.

    Datenverwaltung in Festkörperspeichersystemen
    33.
    发明专利
    Datenverwaltung in Festkörperspeichersystemen 未知

    公开(公告)号：DE112010004863B4

    公开(公告)日：2019-10-10

    申请号：DE112010004863

    申请日：2010-12-16

    Applicant: IBM

    Inventor： CIDECIYAN ROY ,  ELEFTHERIOU EVANGELOS S ,  HAAS ROBERT ,  HU XIAO-YU ,  ILIADIS ILIAS ,  MITTELHOLZER THOMAS

    IPC: G06F11/10 ,  G06F12/00

    Abstract: Verfahren zum Speichern von Daten in einem Festkörperspeicher (6) eines Festkörperspeichersystems (5), wobei das Verfahren Folgendes umfasst:Speichern von Eingabedaten in aufeinanderfolgenden Gruppen von Datenschreiborten im Festkörperspeicher (6), wobei jede Gruppe eine Menge von Schreiborten in jeder einer Vielzahl logischer Unterteilungen des Festkörperspeichers (6) umfasst, undCodieren der in jeder Gruppe zu speichernden Eingabedaten durch Aufbauen eines logischen Feldes von Zeilen und Spalten mit Datensymbolen aus diesen Eingabedaten und Codieren der Zeilen und Spalten gemäß einem ersten und einem zweiten linearen Fehlerkorrekturcode, um ein codiertes Feld zu erzeugen, in dem alle Zeilen jeweiligen ersten Codewörtern und alle Spalten jeweiligen zweiten Codewörtern entsprechen,wobei das Verfahren derart gestaltet ist, dass in jeder der Gruppen die codierten Eingabedaten eine Vielzahl erster Codewörter in jeder einer Vielzahl der logischen Unterteilungen umfassen und jede logische Unterteilung einen Abschnitt jedes der zweiten Codewörter für die betreffende Gruppe enthält, wobei das gespeicherte zweite Codewort für jede aufeinanderfolgende Gruppe eine Menge uncodierter Symbole umfasst, wobei das Codieren der Eingabedaten ferner umfasst:für jedes zweite Codewort, in aufeinanderfolgenden Phasen während der Speicherung der Menge uncodierter Symbole für das betreffende zweite Codewort: Erzeugen eines transienten Paritätscodes für die für das betreffende zweite Codewort bisher gespeicherten uncodierten Symbole durch:Erzeugen eines Paritätsvektors für das erste Symbol undfür jedes der auf das erste Symbol folgenden Symbole Erzeugen des transienten Paritätscodes durch Addieren des Paritätsvektors für das betreffende Symbol zu dem für das vorhergehende Symbol erzeugten transienten Paritätscode, wobei der transiente Paritätscode für das erste Symbol der Paritätsvektor für dieses Symbol ist;wobei der bei der Speicherung des letzten Symbols der Menge uncodierter Symbole erzeugte transiente Paritätscode den Paritätscode für das zweite Codewort umfasst.

    Decodieren von LDPC-Code
    37.
    发明专利
    Decodieren von LDPC-Code 未知

    公开(公告)号：DE112011101852T5

    公开(公告)日：2013-05-29

    申请号：DE112011101852

    申请日：2011-05-25

    Applicant: IBM

    Inventor： ELEFTHERIOU EVANGELOS S ,  HU XIAOYU ,  HAAS ROBERT ,  NGUYEN DUNG VIET

    IPC: H03M13/11

    Abstract: Es wird ein Verfahren zum Decodieren einer Folge von Bits bereitgestellt, die mithilfe eines LDPC-Codes codiert wurden. Das Verfahren umfasst das Bereitstellen einer Menge von Bitzuständen, zu denen ein erster Zustand und ein zweites Zustand gehören, und einer Menge von Bedingungen zur Änderung eines Bitzustands, zu denen eine erste Bedingung und eine zweite Bedingung gehören. Die erste Bedingung und die zweite Bedingung unterscheiden sich. Das Verfahren umfasst das Lesen des Wertes eines jeden Bits der Folge, das Zuordnen jedes Bits zu einem jeweiligen Zustand der Menge gemäß den gelesenen Werten, das Feststellen, dass eine ausgewertete Bedingung erfüllt ist, und das Ändern des Zustands des Zielbits als Ergebnis der Tatsache, dass die Bedingung erfüllt ist. Das Verfahren kann anschließend den Wert des Zielbits der Folge gemäß seinem Zustand setzen. Ein derartiges Verfahren stellt eine leistungsfähigere Lösung zum Decodieren einer Folge von Bits bereit, die mithilfe eines LDPC-Codes codiert wurden, als der klassische Bitumkehralgorithmus, wobei die Komplexität nur geringfügig zunimmt.

    Decoding of LDPC code
    38.
    发明专利
    Decoding of LDPC code 未知

    公开(公告)号：GB2494577A

    公开(公告)日：2013-03-13

    申请号：GB201222466

    申请日：2011-05-25

    Applicant: IBM

    Inventor： ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAOYU ,  NGUYEN DUNG VIET

    IPC: G06F11/10 ,  G11C29/42 ,  H03M13/11

    Abstract: It is provided a method for decoding a sequence of bits encoded by a LPDC code. The method comprises providing a set of bit states, including a first state and a second state, and a set of conditions to change a bit state including a first condition 5 and a second condition. The first condition and the second condition are different. The method comprises reading the value of each bit of the sequence, associating each bit to a respective state of the set according to the values as read, determining that an evaluated condition is met and changing the state of the target bit as a result of the condition being met. The method may then set the value of the target bit of the 10 sequence according to the state thereof. Such a method provides a solution for decoding a sequence of bits encoded by a LDPC code with better performance than the classic bit-flipping algorithm with only a slight increase in complexity.

    Einfügen eines Flash-Zwischenspeichers in große Speichersysteme
    39.
    发明专利
    Einfügen eines Flash-Zwischenspeichers in große Speichersysteme 未知

    公开(公告)号：DE112011100564T5

    公开(公告)日：2012-11-29

    申请号：DE112011100564

    申请日：2011-01-07

    Applicant: IBM

    Inventor： PLETKA ROMAN ,  HU XIAO-YU ,  GUPTA LOKESH MOHAN ,  HYDE II JOSEPH SMITH ,  BEN-HASE MICHAEL THOMAS ,  SANCHEZ ALFRED EMILIO ,  ASH KEVIN JOHN ,  ELEFT HERIOU EVANGELIOS ,  HAAS ROBERT ,  HSU YU-CHENG

    IPC: G06F12/08

    Abstract: Bereitgestellt wird ein E/A-Gehäusemodul mit einem oder mehreren E/A-Gehäusen mit einer Vielzahl von Steckplätzen für die Aufnahme von Elektronikeinheiten. Ein Hostadapter ist mit einem ersten Steckplatz des E/A-Gehäusemoduls verbunden und so konfiguriert, dass er einen Host mit dem E/A-Gehäuse verbindet. Ein Einheitenadapter ist mit einem zweiten Steckplatz des E/A-Gehäusemoduls verbunden und so konfiguriert, dass er eine Speichereinheit mit dem E/A-Gehäusemodul verbindet. Ein Flash-Cache ist mit einem dritten Steckplatz des E/A-Gehäusemoduls verbunden und beinhaltet einen Flash-basierten Speicher, der so konfiguriert ist, dass er Daten zwischenspeichert, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäusemodul verarbeitet werden. Ein primärer Prozessorkomplex verwaltet Datenanforderungen, die durch das E/-A-Gehäusemodul verarbeitet werden, indem er mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um die Datenanforderungen zu verwalten.

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