公开(公告)号：WO2012014140A3

公开(公告)日：2012-03-22

申请号：PCT/IB2011053299

申请日：2011-07-25

Applicant: IBM ,  BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

Inventor： BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

IPC: G06F12/02 ,  G06F12/08 ,  G06F12/10

CPC classification number: G06F12/0246 ,  G06F12/0848 ,  G06F12/0866 ,  G06F2212/214 ,  G06F2212/221 ,  G06F2212/222 ,  G06F2212/466 ,  G06F2212/7201

Abstract: The present idea provides a high read and write performance from/to a solid state memory device. The main memory (31) of the controller (1) is not blocked by a complete address mapping table covering the entire memory device (2). Instead such table is stored in the memory device (2) itself, and only selected portions of address mapping information are buffered in the main memory (31) in a read cache (311) and a write cache (312). A separation of the read cache (311) from the write cache (312) enables an address mapping entry being evictable from the read cache (311) without the need to update the related flash memory page storing such entry in the flash memory device (2). By this design, the read cache (311) may advantageously be stored on a DRAM even without power down protection, while the write cache (312) may preferably be implemented in nonvolatile or other fail-safe memory. This leads to a reduction of the overall provisioning of nonvolatile or fail-safe memory and to an improved scalability and performance.

Abstract translation: 目前的想法提供了对固态存储器设备的高读写性能。 控制器（1）的主存储器（31）不被覆盖整个存储器设备（2）的完整地址映射表阻塞。 相反，这样的表被存储在存储器设备（2）本身中，并且只有地址映射信息的所选部分被缓存在读取高速缓存（311）和写入高速缓存（312）中的主存储器（31）中。 读取高速缓存（311）与写入高速缓存（312）的分离使得地址映射条目能够从读取高速缓存（311）中逐出，而不需要更新在闪存器件（2）中存储这样的条目的相关的闪存页面 ）。 通过这种设计，即使没有断电保护，读取高速缓存（311）也可以有利地存储在DRAM上，而写入高速缓存（312）可以优选地在非易失性或其他故障安全存储器中实现。 这导致非易失性存储器或故障安全存储器的整体配置减少并且可扩展性和性能得到改善。

公开(公告)号：GB2529859A

公开(公告)日：2016-03-09

申请号：GB201415664

申请日：2014-09-04

Applicant: IBM

Inventor： IOANNOU NIKOLAS ,  KOLTSIDAS IOANNIS ,  KURMUS ANIL ,  PLETKA ROMAN A ,  SORNIOTTI ALESSANDRO ,  WEIGOLD THOMAS D

IPC: G06F17/30 ,  G06F3/06

Abstract: A device 10 receives data to be stored in a distributed file system 20 from an operating system 30. It determines a characteristic of the data, such as a digest, fingerprint or hash. Based in the characteristic, it selects one of the storage devices 21 in the distributed file system to store the data. The storage device then identifies duplicate blocks and only stores one copy of the duplicates. The device may compare a signature of the data with that of data already stored on the storage devices and select a storage device with data having the same signature. If the write to the storage device fails, the device may select another storage device. The device may also use load balancing to select the storage device.

公开(公告)号：DE112011102160T5

公开(公告)日：2013-05-02

申请号：DE112011102160

申请日：2011-06-08

Applicant: IBM

Inventor： ILIADIS ILIAS ,  PLETKA ROMAN A ,  CIDECIYAN ROY DARON ,  HAAS ROBERT ,  HU XIAOYU ,  ELEFTHERIOU EVANGELOS S

IPC: G11C16/34

Abstract: Die Erfindung bezieht sich auf ein Verfahren zum Wear-Levelling (Ausgleich nachlassender Funktionsfähigkeit) bei Zellen oder Seiten oder Teilseiten oder Blöcken eines Speichers wie zum Beispiel eines Flash-Speichers, wobei das Verfahren aufweist: – Empfangen (S10) eines Blocks von Daten, der in eine Zelle oder Seite oder Teilseite oder einen Block des Speichers geschrieben werden soll; – Zählen (S40), wie häufig ein bestimmter Binärdatentyp ,0' oder ,1' geschrieben werden soll, in dem empfangenen Block von Daten; und – Verteilen (S50) des Schreibens des empfangenen Blocks von Daten auf Zellen oder Seiten oder Teilseiten oder Blöcke des Speichers, sodass die nachlassende Funktionsfähigkeit des Speichers im Hinblick auf die Anzahl des bestimmten Binärdatentyps ,0' oder ,1', die in dem zu schreibenden Block von Daten gezählt worden ist, ausgeglichen wird.

公开(公告)号：DE112011102487T5

公开(公告)日：2013-05-29

申请号：DE112011102487

申请日：2011-07-25

Applicant: IBM

Inventor： BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

IPC: G06F12/08 ,  G06F12/02 ,  G06F12/0846 ,  G06F12/0866 ,  G06F12/0886 ,  G06F12/10

Abstract: Die vorliegende Idee stellt eine hohe Lese- und Schreibleistung von/in eine(r) Halbleiterspeichereinheit bereit. Der Hauptspeicher (31) der Steuereinheit (1) wird nicht durch eine vollständige Adressenzuordnungstabelle blockiert, welche die gesamte Speichereinheit (2) umfasst. Stattdessen ist eine derartige Tabelle in der Speichereinheit (2) selbst gespeichert, und lediglich ausgewählte Bereiche der Adressenzuordnungsinformationen werden in dem Hauptspeicher (31) in einem Lese-Cachespeicher (311) und einem Schreib-Cachespeicher (312) gepuffert. Eine Trennung des Lese-Cachespeichers (311) von dem Schreib-Cachespeicher (312) ermöglicht es, dass ein Adressenzuordnungseintrag aus dem Lese-Cachespeicher (311) geräumt werden kann, ohne dass ein Aktualisieren der zugehörigen Flash-Speicherseite nötig ist, die einen derartigen Eintrag in der Flash-Speichereinheit (2) speichert. Durch diese Konstruktion kann der Lese-Cachespeicher (311) vorzugsweise selbst in einem DRAM ohne Stromausfallschutz gespeichert werden, während der Schreib-Cachespeicher (312) vorzugsweise in nichtflüchtigem oder einem anderen ausfallsicheren Speicher umgesetzt sein kann. Dies führt zu einer Verringerung der Gesamtbereitstellung von nichtflüchtigem bzw. ausfallsicherem Speicher und zu einer verbesserten Skalierbarkeit und Leistungsfähigkeit.

公开(公告)号：GB2496798A

公开(公告)日：2013-05-22

申请号：GB201302858

申请日：2011-07-25

Applicant: IBM

Inventor： BUX WERNER ,  HAAS ROBERT ,  HU XIAOYU ,  PLETKA ROMAN A

IPC: G06F12/08 ,  G06F12/02 ,  G06F12/0846 ,  G06F12/0866 ,  G06F12/0886

Abstract: The present idea provides a high read and write performance from/to a solid state memory device. The main memory (31) of the controller (1) is not blocked by a complete address mapping table covering the entire memory device (2). Instead such table is stored in the memory device (2) itself, and only selected portions of address mapping information are buffered in the main memory (31) in a read cache (311) and a write cache (312). A separation of the read cache (311) from the write cache (312) enables an address mapping entry being evictable from the read cache (311) without the need to update the related flash memory page storing such entry in the flash memory device (2). By this design, the read cache (311) may advantageously be stored on a DRAM even without power down protection, while the write cache (312) may preferably be implemented in nonvolatile or other fail-safe memory. This leads to a reduction of the overall provisioning of nonvolatile or fail-safe memory and to an improved scalability and performance.

公开(公告)号：AU2003274502A1

公开(公告)日：2004-07-14

申请号：AU2003274502

申请日：2003-10-30

Applicant: IBM

Inventor： KENCL LUKAS ,  KIND ANDREAS ,  PLETKA ROMAN A ,  MANNAL SOENKE ,  BOWEN ED ,  DROZ PATRICK ,  JEFFRIES CLARK D

IPC: H04L12/56

Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a network device 1 . The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustments being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio of the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8 . At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non-responsive flows.

公开(公告)号：CA2509409A1

公开(公告)日：2004-07-08

申请号：CA2509409

申请日：2003-10-30

Applicant: IBM

Inventor： PLETKA ROMAN A ,  BOWEN ED ,  KENCL LUKAS ,  KIND ANDREAS ,  MANNAL SOENKE ,  JEFFRIES CLARK D ,  DROZ PATRICK

IPC: H04L12/56

Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a netwo rk device 1. The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustmen ts being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio o f the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8. At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non- responsive flows.

公开(公告)号：DE112014005570B4

公开(公告)日：2025-02-27

申请号：DE112014005570

申请日：2014-09-17

Applicant: IBM

Inventor： CAMP CHARLES JOHN ,  KOLTSIDAS IOANNIS ,  PLETKA ROMAN A ,  WALLS ANDREW DALE

IPC: G06F12/16 ,  G11C29/52

Abstract: Verfahren zum Deaktivieren von Seiten (700) in einem Datenspeichersystem (120), das ein Array (140) mit nichtflüchtigem Direktzugriffsspeicher (NVRAM-Array) enthält, wobei das Verfahren aufweist:Speichern von Daten (702) in dem NVRAM-Array (140) in Seiten-Stripes (600, 1102), die über mehrere Speicherblöcke (500, 1100) hinweg verteilt sind, wobei wenigstens zwei der mehreren Speicherblöcke (500, 1100), über die ein bestimmter Seiten-Stripe der Seiten-Stripes (600, 1102) verteilt ist, unterschiedliche Anzahlen aktiver Seiten (700) enthalten, wobei es sich bei einer Seite (700) um eine kleinste Einheit handelt, auf die in dem NVRAM-Array (140) zugegriffen werden kann, und es sich bei einem Speicherblock (500, 1100), der mehrere Seiten (700) enthält, um eine kleinste Einheit handelt, die in dem NVRAM-Array (140) gelöscht werden kann;Erkennen (910, 914) eines Fehlers in einer bestimmten Seite (700) eines bestimmten Blocks (500, 1100) des NVRAM-Array (140);in Reaktion auf Erkennen (910, 914) des Fehlers Deaktivieren (916) lediglich der bestimmten Seite (700) des bestimmten Blocks (500, 1100);anschließendes Deaktivieren (920) eines physischen Speicherbereichs in dem NVRAM-Array (140), der die bestimmte Seite (700) und mehrere andere Seiten (700) enthält, in Reaktion auf Deaktivieren (918) einer Schwellenwert-Anzahl von Seiten (700) in dem physischen Speicherbereich;Deaktivieren (924) eines größeren physischen Speicherbereichs in dem NVRAM-Array (140), der die bestimmte Seite (700) enthält, in Reaktion auf Deaktivieren (922) einer Schwellenwert-Anzahl von physischen Speicherbereichen in dem größeren physischen Speicherbereich.

公开(公告)号：GB2495873B

公开(公告)日：2015-06-10

申请号：GB201300772

申请日：2011-06-08

Applicant: IBM

Inventor： CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAOYU ,  ILIADIS ILIAS ,  PLETKA ROMAN A

IPC: G11C16/34 ,  G06F12/02

公开(公告)号：AT358938T

公开(公告)日：2007-04-15

申请号：AT03758477

申请日：2003-10-30

Applicant: IBM

Inventor： BOWEN ED ,  DROZ PATRICK ,  JEFFRIES CLARK D ,  KENCL LUKAS ,  KIND ANDREAS ,  PLETKA ROMAN A ,  MANNAL SOENKE

IPC: H04L12/56

Abstract: Methods and apparatus are provided for controlling flow rates of a plurality of data packet flows into a queue 4 corresponding to a resource 3 of a network device 1 . The flows comprise a set 7 of non-responsive flows, and a set 8 of other flows which may comprise responsive flows and/or flows whose responsiveness is unknown. The flow rates are managed in accordance with a queue management scheme such that adjustments are made to each flow rate in dependence on excess bandwidth in the resource, the amounts of the adjustments being dependent on one or more adjustment parameters for each flow. An error signal is generated based on the deviation from a desired allocation ratio of the ratio of the total flow rates into the queue 4 for the sets of flows 7, 8 . At least one adjustment parameter for at least one flow is then varied in dependence on the error signal in such a manner as to reduce the aforementioned deviation. A closed-loop control scheme thus operates in conjunction with the underlying queue management scheme to promote fair bandwidth allocation even in the presence of a mix of responsive and non-responsive flows.