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    HEAD DESIGN FOR WRITING SERVO PATTERNS ON MAGNETIC TAPE
    2.
    发明申请
    HEAD DESIGN FOR WRITING SERVO PATTERNS ON MAGNETIC TAPE 审中-公开
    在磁带上书写伺服模式的主要设计

    公开(公告)号：WO2009136374A3

    公开(公告)日：2009-12-30

    申请号：PCT/IB2009051882

    申请日：2009-05-07

    Applicant: IBM ,  CHERUBINI GIOVANNI ,  CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS S ,  JELITTO JENS ,  LANTZ MARK A

    Inventor： CHERUBINI GIOVANNI ,  CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS S ,  JELITTO JENS ,  LANTZ MARK A

    IPC: G11B5/584 ,  G11B21/10

    CPC classification number: G11B5/584

    Abstract: A servo write head is provided and is configured to simultaneously write at least two servo patterns in respective servo bands on linear magnetic tape. Centerlines of the servo patterns are substantially uniformly spaced in the lateral direction. In addition, the servo patterns of all adjacent respective servo bands are displaced relative to each other in a longitudinal direction by an amount that is related to a length of a servo frame and a type of the servo patterns.

    Abstract translation: 伺服写入头被提供并被配置为在线性磁带上的相应伺服带中同时写入至少两个伺服模式。 伺服图案的中心线在横向上基本均匀地间隔开。 另外，所有相邻的各个伺服带的伺服图案在纵向上相对于彼此移位与伺服帧的长度和伺服图案的类型有关的量。

    Error correction in codeword pair headers in data storage tape format, system, and program
    3.
    发明专利
    Error correction in codeword pair headers in data storage tape format, system, and program 有权
    数据存储带格式，系统和程序中的编码对数头错误校正

    公开(公告)号：JP2008186572A

    公开(公告)日：2008-08-14

    申请号：JP2008017221

    申请日：2008-01-29

    Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

    Inventor： CIDECIYAN ROY D ,  SEGER PAUL J ,  MITTELHOLZER THOMAS

    IPC: G11B20/18 ,  H03M13/15 ,  H03M13/29

    CPC classification number: G11B20/1833 ,  G11B2020/1836 ,  G11B2220/90

    Abstract: PROBLEM TO BE SOLVED: To provide error correction coding for a codeword header in a data tape recording format of linear tape open 4th generation (LTO-4).
    SOLUTION: In the data tape format, each codeword header comprises N bytes C
    K =C
    0 ,...C
    N-1 , K bytes C0 to CK-1 of the first and second headers in a codeword quad differ such that if one is known, the other can be inferred. Each header byte Ck of a codeword quad is redefined as comprising two interleaved (m/2) bit nibbles, e
    k , o
    k . For each header, nibbles e
    K to e
    N-1 and nibbles o
    K to o
    N-1 are generated as a function of nibbles e
    0 to e
    K-1 and o
    0 to o
    K-1 .
    COPYRIGHT: (C)2008,JPO&INPIT

    Abstract translation: 要解决的问题：为线性磁带开放第四代（LTO-4）的数据磁带记录格式提供码字头的纠错编码。 解决方案：在数据磁带格式中，每个码字头包括N个字节C = C 0 ，... C N-1 ，代码字四分之一的第一和第二标题的K字节C0至CK-1不同，使得如果已知，则可以推断另一个。 代码字四边形的每个标题字节Ck被重新定义为包括两个交错（m / 2）位半字节，其中，k S 。 对于每个标题，将nib SB和N-1 与n SB SB之间的比较来说，是N SBB 作为半刚性的函数产生为e K-1 和o 0 到0 K-1 。 版权所有（C）2008，JPO＆INPIT

    Verfahren, Vorrichtung und Computerprogrammprodukt zum Decodieren eines Codeworts
    4.
    发明专利
    Verfahren, Vorrichtung und Computerprogrammprodukt zum Decodieren eines Codeworts 未知

    公开(公告)号：DE112011100371B4

    公开(公告)日：2020-11-19

    申请号：DE112011100371

    申请日：2011-01-27

    Applicant: IBM

    Inventor： CIDECIYAN ROY D ,  ILIADIS ILIAS ,  PLETKA ROMAN A

    IPC: G06F11/10

    Abstract: Verfahren zum Decodieren eines Codeworts (W), das von einem Flash-Speicher (26), der mehrere Multilevel-Flash-Speicherzellen (28) umfasst, empfangen wird, wobei jede derartige Multilevel-Flash-Speicherzelle (28) ein Zeichen (Si) des Codeworts (W) speichert, und wobei ein ECC-Decodierer (22) zum Decodieren des Codeworts (W) in ein decodiertes Codewort (D) eingerichtet ist, wobei der ECC-Decodierer (22) entworfen ist, um eine maximale Anzahl (t) von Fehlern zu korrigieren, wobei das Verfahren die folgenden Schritte umfasst:- in einem Fehlerprüfschritt (44) Bestimmen der Anzahl (e) von Fehlern in dem Codewort (W),- wenn die Anzahl (e) von Fehlern größer ist als die maximale Anzahl (t) von Fehlern, die der ECC-Decodierer (22) korrigieren kann:o Ausführen■ eines ersten Zeichenmodifikationsschritts (32'), der ein erstes modifiziertes Codewort (W') erzeugt, durch Anheben des Werts eines Zeichens (Si) auf den nächsthöheren Wertpegel, und/oder■ eines zweiten Zeichenmodifikationsschritts (32''), der ein zweites modifiziertes Codewort (W'') erzeugt, durch Absenken des Werts eines Zeichens (Si) auf den nächstniedrigeren Wertpegel,o in einem Analyseschritt (50) Berechnen der Korrekturwirkung des wenigstens einen Zeichenmodifikationsschritts (32', 32''),o in einem Rückgabeschritt (41) Festlegen■ des decodierten Codeworts (D) anhand der Korrekturwirkung,■ oder einer Löschung des Codeworts (W), wobei der Analyseschritt (50) Folgendes umfasst:- in einem Decodierschritt (33) Decodieren der modifizierten Codewörter (W', W'') und für alle decodierten modifizierten Codewörter (D', D'') Zählen der Häufigkeit (x(D)) des Vorkommens der decodierten modifizierten Codewörter (D', D''), und- in einem Folgeschritt (40) Bestimmen, ob es genau ein decodiertes modifiziertes Codewort (D', D'') gibt, dessen Häufigkeit (x(D)) des Vorkommens um eins größer ist als die maximale Anzahl (t) von Fehlern, wobei die decodierten modifizierten Codewörter (D', D'') in Hash-Werte umgesetzt werden, die gemeinsam mit der Häufigkeit (x(D)) des Vorkommens der decodierten modifizierten Codewörter (D', D'') in eine Kandidaten-Hash-Abbildung (H) eingegeben werden.

    Kombinations-Fehler- und Löschdecodierung für Produktcodes
    5.
    发明专利
    Kombinations-Fehler- und Löschdecodierung für Produktcodes 未知

    公开(公告)号：DE112014002870T5

    公开(公告)日：2016-03-10

    申请号：DE112014002870

    申请日：2014-07-28

    Applicant: IBM

    Inventor： MITTELHOLZER THOMAS ,  TANAKA KEISUKE ,  CIDECIYAN ROY D ,  HUTCHINS ROBERT A

    IPC: H03M13/00

    Abstract: In einer Ausführungsform enthält ein System für eine Kombinations-Fehler- und Löschdecodierung für Produktcodes einen Prozessor und Logik, die in den Prozessor integriert ist und/oder von dem Prozessor ausgeführt werden kann, wobei die Logik so konfiguriert ist, dass sie erfasste Daten empfängt, Löschmarkierungen für die erfassten Daten erzeugt und die Löschmarkierungen einem C2-Decodierer bereitstellt, einen Stopp-Parameter so setzt, dass er einer Länge von C1-Codewörtern in einer Codewort-Verschachtelung entspricht, die zur Codierung der erfassten Daten verwendet werden, und in einem iterativen Prozess eine Fehler- oder Lösch-C1-Decodierung, gefolgt von einer Fehler- oder Lösch-C2-Decodierung selektiv durchführt, bis die Decodierung erfolgreich oder nicht erfolgreich ist. In weiteren Ausführungsformen kann ein Verfahren und/oder ein Computerprogrammprodukt für eine Kombinations-Fehler- und Löschdecodierung für Produktcodes verwendet werden.

    Combined soft detection/soft decoding in tape drive storage channels
    6.
    发明专利
    Combined soft detection/soft decoding in tape drive storage channels 未知

    公开(公告)号：GB2515921A

    公开(公告)日：2015-01-07

    申请号：GB201414771

    申请日：2013-03-20

    Applicant: IBM

    Inventor： CIDECIYAN ROY D ,  HUTCHINS ROBERT A ,  MITTELHOLZER THOMAS ,  OELCER SEDAT

    IPC: H03M5/14 ,  H03M13/11 ,  H03M13/29 ,  H03M13/39

    Abstract: In one embodiment, a method includes executing a first forward loop of a detection algorithm on a block of signal samples during a first time interval, executing a first reverse loop of the detection algorithm on the block during a second time interval to produce first soft information, executing a decoding algorithm on the block during a third time interval using the first soft information to produce second soft information, executing a second forward loop of the detection algorithm on the block during a fourth time interval using the second soft information, executing a second reverse loop of the detection algorithm on the block during a fifth time interval to produce third soft information, executing the decoding algorithm on the block during a sixth time interval using the third soft information to produce a decoded block of signal samples, and outputting the decoded block of signal samples.

    Solid-state storage system with parallel access of multiple flash/PCM devices
    8.
    发明专利
    Solid-state storage system with parallel access of multiple flash/PCM devices 未知

    公开(公告)号：GB2488057A

    公开(公告)日：2012-08-15

    申请号：GB201207470

    申请日：2010-11-26

    Applicant: IBM

    Inventor： ANTONAKOPOULOS THEODORE A ,  CIDECIYAN ROY D ,  ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAO-YU ,  ILIADIS ILIAS

    IPC: G06F11/10 ,  G11C29/00

    Abstract: Systems and methods are provided that confront the problem of failed storage integrated circuits (ICs) in a solid state drive (SSD) by using a fault-tolerant architecture along with one error correction code (ECC) mechanism for random/burst error corrections and an L-fold interleaving mechanism. The systems and methods described herein keep the SSD operational when one or more integrated circuits fail and allow the recovery of previously stored data from failed integrated circuits and allow random/burst errors to be corrected in other operational integrated circuits. These systems and methods replace the failed integrated circuits with fully functional/operational integrated circuits treated herein as spare integrated circuits. Furthermore, these systems and methods improve I/O performance in terms of maximum achievable read/write data rate.

    A method for wireless transmission of data packets in code division multiple access communication system and communication system with transmitter-receiver of a transmitting station on mobile site in a code division multiple access communication system.
    10.
    发明专利
    A method for wireless transmission of data packets in code division multiple access communication system and communication system with transmitter-receiver of a transmitting station on mobile site in a code division multiple access communication system. 未知

    公开(公告)号：PL178412B1

    公开(公告)日：2000-04-28

    申请号：PL32400295

    申请日：1995-06-14

    Applicant: IBM

    Inventor： CHEVILLAT PIERRE R ,  CIDECIYAN ROY D ,  RUPF MARCEL ,  SCHOTT WOLFGANG H

    IPC: H04L12/28 ,  H04L12/56 ,  H04Q7/22 ,  H04Q7/38

    Abstract: A method for wireless transmission of data packets in code division multiple access communication system and communication system with transmitter-receiver of a transmitting station on mobile site in a code division multiple access communication system where one of the channels with code division multiple access is used on time division basis to transmit data packets from many transmitters to a receiver characterised by a fact, that a request is sent from a transmitting station (Msy) to appropriate receiving station (BS) of a communication system, this request indicates a target address a packet or packets of data are to be directed to. This station is assigned a unique virtual connection identifier (VCIy), switches a transmitting station (Msy) to a (PRCH) channel with code division multiple access for transmitting data packets a downstream link on a code division multiple access channel (PRCH) is monitored, until a base station (BS) broadcasts that it will be free and in the next frame free access to a code division multiple access channel (PRCH) will be permitted, a power of a transmitting station (Msy) is increased during the next frame until a given power is attained, a data packet or packets and a virtual connection identifier (VCIy) are transmitted through an upstream link of a code division multiple access channel (PRCH) for transmission of data packets to a base station (BS) and a data packet or packets are redirected again to a target address with an access to code division multiple access channel (PRCH) for transmission of data packets is controlled by a multiple access protocol based on carrier detection and collision detection.

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