公开(公告)号：DE102018132195A1

公开(公告)日：2019-06-27

申请号：DE102018132195

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CHARNEY MARK ,  VALENTINE ROBERT ,  CORBAL JESUS

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Summe von absoluten Differenzen mit Akkumulation. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decoder zum Decodieren eines Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellenregister, um eine erste Vielzahl von gepackten Bytes zu speichern; ein zweites Quellenregister, um eine zweite Vielzahl von gepackten Bytes zu speichern; Ausführungsverschaltung, um die decodierte Anweisung auszuführen, wobei die Ausführungsverschaltung umfasst: Additionsverschaltung, um eine Differenz zwischen jedem Byte im ersten Quellenregister und einem entsprechenden Byte im zweiten Quellenregister zu ermitteln, Absolutbetragsverschaltung, um einen Absolutbetrag jeder Differenz zu ermitteln, wobei die Additionsverschaltung Paare der Absolutbeträge zu addieren hat, um eine Vielzahl von temporären Ergebnissen zu generieren, und Erweiterungsverschaltung, um die temporären Ergebnisse in temporäre Wörter zu erweitern; und Akkumulatorverschaltung, um jedes temporäre Wort zu einem Wort aus einem dritten Quellenregister zu addieren, um eine Vielzahl von akkumulierten Wörtern zu generieren; und ein Zielregister, um die akkumulierten Wörter als gepackte Wörter zu speichern.

公开(公告)号：DE102018006792A1

公开(公告)日：2019-04-04

申请号：DE102018006792

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/302

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Multiplikation, Negation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt die Ausführungsschaltung eine decodierte Anweisung aus, um ausgewählte Datenwerte von mehreren gepackten Datenelementpositionen in ersten und zweiten Quellenoperanden für gepackte Daten zu multiplizieren, um mehrere erste Ergebniswerte zu erzeugen, die mehreren ersten Ergebniswerte zu summieren, um einen oder mehrere zweite Ergebniswerte zu erzeugen, den einen oder die mehreren zweiten Ergebniswerte zu negieren, um einen oder mehrere dritte Ergebniswerte zu erzeugen, den einen oder die mehreren dritten Ergebniswerte mit einem oder mehreren Datenwerten von einem Bestimmungsort-Operanden zu akkumulieren, um einen oder mehrere vierte Ergebniswerte zu erzeugen, und den einen oder die mehreren vierten Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Bestimmungsort-Operanden zu speichern.

公开(公告)号：DE102018006046A1

公开(公告)日：2019-04-04

申请号：DE102018006046

申请日：2018-07-31

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT C ,  CHARNEY MARK J ,  CORBAL JESUS

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Vornehmen von Rechtsverschiebungsoperationen an gepackten Quadwort-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines Rechtsverschiebungsbefehls zum Erzeugen eines decodierten Rechtsverschiebungsbefehls; ein erstes Quellregister zum Speichern einer Vielzahl von gepackten Quadwort-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Rechtsverschiebungsbefehls, wobei die Ausführungsschaltung umfasst: eine Verschiebungsschaltung zur Rechtsverschiebung zumindest eines ersten und zweiten gepackten Quadwort-Datenelements von einem ersten bzw. zweiten gepackten Quadwort-Datenelementort in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, um ein erstes und zweites rechtsverschobenes Quadwort zu erzeugen; wobei die Ausführungsschaltung die Auswahl eines spezifizierten Satzes von höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu veranlassen hat, um in niedrigstwertige Bitregionen des ersten bzw. zweiten Quadwort-Datenelementorts eines Zielregisters geschrieben zu werden; und wobei das Zielregister den spezifizierten Satz der höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu speichern hat.

公开(公告)号：DE102018006045A1

公开(公告)日：2019-04-04

申请号：DE102018006045

申请日：2018-07-31

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J ,  MURRAY CARL

IPC: G06F9/38

Abstract: Ausführungsformen von Systemen, Einrichtungen und Verfahren zur Multiplikation und Akkumulation von Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt eine Ausführungsschaltungsanordnung einen decodierten Befehl aus zum Multiplizieren ausgewählter vorzeichenloser Datenwerte von mehreren gepackten Datenelementpositionen in einem ersten und zweiten gepackten Datenquellenoperanden, um mehrere erste vorzeichenlose Ergebniswerte zu erzeugen, Summieren der mehreren ersten vorzeichenlosen Ergebniswerte, um einen oder mehrere zweite vorzeichenlose Ergebniswerte zu erzeugen, Akkumulieren des einen oder der mehreren zweiten vorzeichenlosen Ergebniswerte mit einem oder mehreren Datenwerten von dem Zieloperanden, um einen oder mehrere dritte vorzeichenlose Ergebniswerte zu erzeugen, und Speichern des einen oder der mehreren dritten vorzeichenlosen Ergebniswerte in einer oder mehreren gepackten Datenelementpositionen in dem Zieloperanden.