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公开(公告)号：DE112011105123T5
公开(公告)日：2014-03-06
申请号：DE112011105123
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： FORSYTH ANDREW THOMAS , CHRYSOS GEORGE Z , BRADFORD DENNIS , VALENTINE ROBERT C , GROCHOWSKI EDWARD THOMAS , WU LISA K , OULD-AHMED-VALL ELMOUSTAPHA , SAN ADRIAN JESUS CORBAL , TOLL BRET L , GIRKAR MILIND BABURAO
Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Durchführung eines Sprungbefehls in einem Computerprozessor werden beschrieben. Bei einigen Ausführungsformen bewirkt die Ausführung eines gemischten Befehls einen bedingten Sprung an eine Adresse eines Zielbefehls, wenn alle Bits einer Schreibmaske Null sind, wobei die Adresse des Zielbefehls unter Verwendung eines Befehlszeigers des Befehls und des relativen Offsets berechnet wird.
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公开(公告)号：GB2503827A
公开(公告)日：2014-01-08
申请号：GB201317058
申请日：2011-12-09
Applicant: INTEL CORP
Inventor： ADRIAN JESUS CORBAL SAN , SANS ROGER ESPASA , VALENTINE ROBERT C , DURAN SANTIAGO GALAN , WIEDEMEIR JEFFREY G , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , FORSYTH ANDREW THOMAS , LEE VICTOR W
Abstract: Embodiments of systems, apparatuses, and methods for performing an expand and/or compress instruction in a computer processor are described. In some embodiments, the execution of an expand instruction causes the selection of elements from a source that are to be sparsely stored in a destination based on values of the writemask and store each selected data element of the source as a sparse data element into a destination location, wherein the destination locations correspond to each writemask bit position that indicates that the corresponding data element of the source is to be stored.
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3.发明公开VECTOR FRIENDLY INSTRUCTION FORMAT AND EXECUTION THEREOF 审中-公开VEKTORFREUNDLICHES BEFEHLSFORMAT UND SEINEAUSFÜHRUNG
公开(公告)号：EP2695054A4
公开(公告)日：2017-05-31
申请号：EP11862801
申请日：2011-09-30
Applicant: INTEL CORP
Inventor： VALENTINE ROBERT C , SAN ADRIAN JESUS CORBAL , SANS ROGER ESPASA , CAVIN ROBERT D , TOLL BRET L , DURAN SANTIAGO GALAN , WIEDEMEIER JEFFREY G , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , GROCHOWSKI EDWARD THOMAS , HALL JONATHAN CANNON , BRADFORD DENNIS R , OULD-AHMED-VALL ELMOUSTAPHA , ABEL JAMES C , CHARNEY MARK , ABRAHAM SETH , SAIR SULEYMAN , FORSYTH ANDREW THOMAS , YOUNT CHARLES , WU LISA
CPC classification number: G06F9/30181 , G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30047 , G06F9/30145 , G06F9/30149 , G06F9/30185 , G06F9/30192 , G06F9/34
Abstract: A vector friendly instruction format and execution thereof. According to one embodiment of the invention, a processor is configured to execute an instruction set. The instruction set includes a vector friendly instruction format. The vector friendly instruction format has a plurality of fields including a base operation field, a modifier field, an augmentation operation field, and a data element width field, wherein the first instruction format supports different versions of base operations and different augmentation operations through placement of different values in the base operation field, the modifier field, the alpha field, the beta field, and the data element width field, and wherein only one of the different values may be placed in each of the base operation field, the modifier field, the alpha field, the beta field, and the data element width field on each occurrence of an instruction in the first instruction format in instruction streams.
Abstract translation: 矢量友好的指令格式及其执行。 根据本发明的一个实施例，处理器被配置为执行指令集。 该指令集包括一个矢量友好的指令格式。 矢量友好指令格式具有多个字段，包括基本操作字段，修饰符字段，扩充操作字段和数据元素宽度字段，其中第一指令格式支持不同版本的基本操作和不同扩充操作，通过放置 基础操作字段，修饰符字段，α字段，β字段和数据元素宽度字段中的不同值，并且其中可以仅将不同值中的一个置于基本操作字段，修饰符字段， 在指令流中的第一指令格式的指令的每次出现处的alpha字段，beta字段和数据元素宽度字段。
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公开(公告)号：GB2512726B
公开(公告)日：2016-02-10
申请号：GB201402906
申请日：2014-02-19
Applicant: INTEL CORP
Inventor： LOKTYUKHIN MAXIM , VALENTINE ROBERT C , HORN JULIAN C , CHARNEY MARK J
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公开(公告)号：GB2503829A
公开(公告)日：2014-01-08
申请号：GB201317160
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： ADRIAN JESUS CORBAL SAN , TOLL BRET L , VALENTINE ROBERT C , WIEDEMEIER JEFFREY G , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , FORSYTH ANDREW THOMAS , OULD-AHMED-VALL ELMOUSTAPHA , BRADFORD DENNIS R , WU LISA K
Abstract: Embodiments of systems, apparatuses, and methods for performing a blend instruction in a computer processor are described. In some embodiments, the execution of a blend instruction causes a data element-by-element selection of data elements of first and second source operands using the corresponding bit positions of a writemask as a selector between the first and second operands and storage of the selected data elements into the destination at the corresponding position in the destination.
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Patent Agency Ranking
公开(公告)号：BR112013025409A2
公开(公告)日：2016-12-20
申请号：BR112013025409
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： FORSYTH ANDREW THOMAS , TOLL BRET L , BRADFORD DENNIS R , OULD-AHMED-VALL ELMOUSTAPHA , WIEDERMEIER JEFFREY G , ADRIAN JESUS CORBAL SAN , WU LISA K , GIRKAR MILIND BABURAO , VALENTINE ROBERT C , SAMUDRALA SRIDHAR
Abstract: sistemas, aparelhos e métodos para mistura de dois operandos de fonte em destinação única usando writemask a presente invenção refere-se a concretizações de sistemas, aparelhos, e métodos para realização de uma instrução agrupada em um processador de computação. em algumas concretizações, a execução de uma instrução agrupada causa uma seleção de dados elementos por elemento dos elementos de dados dos primeiros e segundo operandos de fonte usando as posições de btye correspondentes de um writemask como um seletor entre os primeiros e segundio operandos, e armazenagem dos elementos de dados selecionados na destinação na posição correspondente na destinação.
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公开(公告)号：DE112011105122T5
公开(公告)日：2014-02-06
申请号：DE112011105122
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： VALENTINE ROBERT C , WIEDEMEIER JEFFREY G , SAMUDRALA SRIDHAR , GIRKAR MILIND BABURAO , FORSYTH ANDREW THOMAS , WU LISA K , SAN ADRIAN JESUS CORBAL , OULD-AHMED-VALL ELMOUSTAPHA , BRADFORD DENNIS R , TOLL BRET L
Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zum Durchführen eines Vermischungsbefehls in einem Computerprozessor werden beschrieben. In einigen Ausführungsformen veranlaßt die Ausführung eines Vermischungsbefehls eine datenelementweise Selektion von Datenelementen erster und zweiter Quelloperanden unter Verwendung der entsprechenden Bitpositionen einer Schreibmaske als ein Selektor zwischen den ersten und zweiten Operanden und Speichern der selektierten Datenelemente in dem Ziel an der entsprechenden Position in dem Ziel.
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公开(公告)号：GB2503169A
公开(公告)日：2013-12-18
申请号：GB201316951
申请日：2011-12-06
Applicant: INTEL CORP
Inventor： VALENTINE ROBERT C , HUGHES CHRISTOPHER J , ADRIAN JESUS CORBAL SAN , SANS ROGER ESPASA , TOLL BRET L , GIRKAR MILIND BABURAO , FORSYTH ANDREW THOMAS , GROCHOWSKI EDWARD THOMAS , HALL JONATHAN CANNON
IPC: G06F9/30
Abstract: Embodiments of systems, apparatuses, and methods for performing gather and scatter stride instruction in a computer processor are described. In some embodiments, the execution of a gather stride instruction causes a conditionally storage of strided data elements from memory into the destination register according to at least some of bit values of a writemask
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公开(公告)号：GB2502754A
公开(公告)日：2013-12-04
申请号：GB201316934
申请日：2011-12-12
Applicant: INTEL CORP
Inventor： ADRIAN JESUS CORBAL SAN , TOLL BRET L , VALENTINE ROBERT C , GIRKAR MILIND BABURAO , FORSYTH ANDREW THOMAS , CHRYSOS GEORGE Z , GROCHOWSKI EDWARD THOMAS , BRADFORD DENNIS R , WU LISA K , OULD-AHMED-VALL ELMOUSTAPHA
Abstract: Embodiments of systems, apparatuses, and methods for performing a jump instruction in a computer processor are described. In some embodiments, the execution of a blend instruction causes a conditional jump to an address of a target instruction when all of bits of a writemask are zero, wherein the address of the target instruction is calculated using an instruction pointer of the instruction and the relative offset.
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公开(公告)号：DE102018006046A1
公开(公告)日：2019-04-04
申请号：DE102018006046
申请日：2018-07-31
Applicant: INTEL CORP
Inventor： MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , VALENTINE ROBERT C , CHARNEY MARK J , CORBAL JESUS
IPC: G06F9/38
Abstract: Eine Einrichtung und ein Verfahren zum Vornehmen von Rechtsverschiebungsoperationen an gepackten Quadwort-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines Rechtsverschiebungsbefehls zum Erzeugen eines decodierten Rechtsverschiebungsbefehls; ein erstes Quellregister zum Speichern einer Vielzahl von gepackten Quadwort-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Rechtsverschiebungsbefehls, wobei die Ausführungsschaltung umfasst: eine Verschiebungsschaltung zur Rechtsverschiebung zumindest eines ersten und zweiten gepackten Quadwort-Datenelements von einem ersten bzw. zweiten gepackten Quadwort-Datenelementort in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, um ein erstes und zweites rechtsverschobenes Quadwort zu erzeugen; wobei die Ausführungsschaltung die Auswahl eines spezifizierten Satzes von höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu veranlassen hat, um in niedrigstwertige Bitregionen des ersten bzw. zweiten Quadwort-Datenelementorts eines Zielregisters geschrieben zu werden; und wobei das Zielregister den spezifizierten Satz der höchstwertigen Bits des ersten und zweiten rechtsverschobenen Quadworts zu speichern hat.
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