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    DISPOSITIF FUSIBLE INTEGRE
    31.
    发明专利
    DISPOSITIF FUSIBLE INTEGRE 未知

    公开(公告)号：FR3063573A1

    公开(公告)日：2018-09-07

    申请号：FR1751665

    申请日：2017-03-01

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： FORNARA PASCAL

    IPC: H01L23/525

    Abstract: Le dispositif fusible (DFS) comprend une région semiconductrice de jonction PN (RJ), électriquement isolée du reste du circuit intégré (IC) et comportant une première zone semiconductrice (Z1) ayant le type de conductivité P et une deuxième zone semiconductrice (Z2) ayant le type de conductivité N formant à leur interface une jonction PN (JCT), une première zone de contact électriquement conductrice (ZC1) sur la première zone semiconductrice (Z1), une deuxième zone de contact électriquement conductrice (ZC2) sur la deuxième zone semiconductrice (Z2), la jonction PN (JCT) n'étant pas au contact des deux zones de contact (Z1, Z2), l'une au moins des première et deuxième zones ayant une concentration de dopants non homogène avec une valeur de concentration plus faible au niveau de la jonction qu'au niveau de la zone de contact correspondante.

    DIODE ZENER A FAIBLE TENSION DE CLAQUAGE AJUSTABLE
    32.
    发明专利
    DIODE ZENER A FAIBLE TENSION DE CLAQUAGE AJUSTABLE 未知

    公开(公告)号：FR3033937B1

    公开(公告)日：2018-04-27

    申请号：FR1552289

    申请日：2015-03-19

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： SIMOLA ROBERTO ,  FORNARA PASCAL

    IPC: H01L29/866

    Abstract: L'invention concerne une diode Zener comprenant : une région de cathode (CD1) ayant un premier type de conductivité, formée en surface dans un substrat semi-conducteur (SUB) ayant un second type de conductivité, une région d'anode (AD1) ayant le second type de conductivité, formée sous la région de cathode, les régions de cathode et d'anode étant isolées du reste du substrat par des tranchées isolantes (STI1), des premières régions conductrices (CDC, EDC, ED1) configurées, lorsqu'elles sont soumises à des tensions adéquates, pour générer un premier champ électrique perpendiculaire à une interface entre les régions de cathode et d'anode, et des secondes régions conductrices (GT1, GTC) configurées lorsqu'elles sont soumises à des tensions adéquates, pour générer un second champ électrique parallèle à une interface entre les régions de cathode et d'anode.

    PROCEDE DE COMPENSATION D'EFFETS DE CONTRAINTES MECANIQUES DANS UN MICROCIRCUIT
    36.
    发明专利
    PROCEDE DE COMPENSATION D'EFFETS DE CONTRAINTES MECANIQUES DANS UN MICROCIRCUIT 未知

    公开(公告)号：FR2993983A1

    公开(公告)日：2014-01-31

    申请号：FR1257356

    申请日：2012-07-30

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： FORNARA PASCAL ,  RIVERO CHRISTIAN

    IPC: G01L1/00 ,  H01L27/00

    Abstract: L'invention concerne un procédé de contrôle d'un circuit intégré, le procédé comprenant des étapes consistant à : former dans un circuit intégré (IC) un circuit de mesure (STSS, STS1, STS2, STS3) sensible aux contraintes mécaniques, fournir par le circuit de mesure un signal de mesure (SM, SV) représentatif de contraintes mécaniques exercées sur le circuit de mesure, le circuit de mesure étant formé en une position du circuit intégré telle que le signal de mesure soit également représentatif de contraintes mécaniques exercées sur un circuit fonctionnel (FCT) du circuit intégré, déterminer à partir du signal de mesure la valeur d'un paramètre (CV) du circuit fonctionnel, pour diminuer un impact de la variation de contraintes mécaniques sur le fonctionnement du circuit fonctionnel, et fournir la valeur du paramètre au circuit fonctionnel.

    PROCEDE DE FABRICATION D'UNE MEMOIRE NON VOLATILE
    39.
    发明专利
    PROCEDE DE FABRICATION D'UNE MEMOIRE NON VOLATILE 未知

    公开(公告)号：FR2987697A1

    公开(公告)日：2013-09-06

    申请号：FR1251968

    申请日：2012-03-05

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

    IPC: H01L21/8246 ,  H01L23/12 ,  H01L27/112

    Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.

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