公开(公告)号：FR2910168B1

公开(公告)日：2009-03-20

申请号：FR0610939

申请日：2006-12-14

Applicant: ST MICROELECTRONICS SA

Inventor： BARASINSKI SEBASTIEN ,  JACQUET FRANCOIS ,  SABUT MARC

IPC: G11C11/41 ,  G11C7/12

Abstract: A memory device of SRAM type has a memory plan constituted by base memory cells organized in lines and in columns. Each cell of a column is connected between two bit lines which are precharged during a reading operation. Circuitry is provided for generating a precharge voltage of the bit lines which is less than a nominal supply voltage of the device.

公开(公告)号：FR2903524A1

公开(公告)日：2008-01-11

申请号：FR0606122

申请日：2006-07-05

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GENEVAUX FRANCK

IPC: G11C7/08

Abstract: L'invention concerne un dispositif de mémoire comprenant un plan mémoire (MEM) constitué de cellules mémoires situées à l'intersection de lignes (WLi) et de colonnes (COLj), et un chemin de référence (CHdum) destiné à délivrer un signal d'activation (Act) des amplificateurs de lecture (SA) disposés au pied des colonnes du plan mémoire, ledit chemin comprenant des cellules mémoires de référence (CELDi) connectées entre deux lignes de bit de référence (DBL0, DBL1), des moyens de sélection (DWL) d'au moins une cellule de référence (CELD1,..., CLDn), destinée à décharger au moins une des lignes de bit de référence et des moyens de commande (MC) connectés aux deux lignes de bit de référence pour générer ledit signal d'activation, caractérisé en ce que ledit dispositif comprend des moyens de programmation (Decode) du nombre de cellules sélectionnées pour décharger au moins ladite ligne de bit de référence, pour ajuster temporellement la délivrance dudit signal d'activation.

公开(公告)号：FR2895556A1

公开(公告)日：2007-06-29

申请号：FR0513326

申请日：2005-12-26

Applicant: ST MICROELECTRONICS SA

Inventor： DRAY CYRILLE ,  JACQUET FRANCOIS

IPC: G11C11/419

Abstract: L'invention concerne un dispositif, ainsi qu'un procédé de mise en oeuvre correspondant, de stockage d'informations à mémoires SRAM, alimenté par une tension VDD et comprenant :- une matrice de cellules de base organisées en colonnes de base, et- au moins une colonne miroir de cellules miroir, susceptibles de simuler le comportement des cellules d'une colonne de base,L'invention est caractérisée en ce que le dispositif comprend en outre :- Des moyens d'émulation, dans une colonne miroir, de la cellule la plus contraignante d'une colonne de base,- Des moyens de variation de la tension d'alimentation miroir (VDDMMOCK) de la colonne miroir, et- Des moyens pour recopier la tension d'alimentation miroir dans la colonne de base émulée.

公开(公告)号：FR2881564B1

公开(公告)日：2007-06-01

申请号：FR0501037

申请日：2005-02-02

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: G11C11/419 ,  H01L21/8244

Abstract: The circuit has a memory cell matrix arranged as rows and columns between two bit lines (BL0, BL1, BLB0, BLB1) via access transistors (T, T`). Each bit line of the column maintained at high pre-charge potential is formed as two partial bit lines (BL01, BL02, BL11, BL12). Memory cells of each column are implemented as a group of cells connected to the partial bit lines. An independent claim is also included for a method for fabricating an integrated memory circuit.

公开(公告)号：FR2890803A1

公开(公告)日：2007-03-16

申请号：FR0509398

申请日：2005-09-14

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: H03K19/00 ,  H04Q7/32

Abstract: Inverseur à consommation statique contrôlée comprenant au moins une alimentation Vdd, une masse Gnd et un circuit de commutation.Le circuit de commutation comprend au moins des premiers transistors NMOS et PMOS en série, leurs grilles étant reliées. Une entrée E est connectée à ces grilles.Des deuxièmes transistors NMOS et PMOS sont connectés en série respectivement aux premiers transistors NMOS et PMOS.Le circuit de commutation adopte sélectivement une première configuration (haute vitesse) où la grille du deuxième transistor PMOS est reliée à la masse et la grille du premier transistor NMOS est reliée à l'alimentation ; ou une deuxième configuration (faible courant de fuite) où la grille du deuxième transistor PMOS et la grille du premier transistor NMOS sont reliées à l'entrée E.Des moyens de commande 10 sont aptes à générer un signal de commande 11 dont l'état logique commande la configuration du circuit de commutation.

公开(公告)号：FR2875328B1

公开(公告)日：2007-03-16

申请号：FR0409781

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS

IPC: G11C7/02 ,  G11C5/00 ,  G11C11/412 ,  H01L23/552 ,  H01L23/62 ,  H01L27/11

Abstract: A memory cell is protected against current or voltage spikes. The cell includes a group of redundant data storage nodes for the storage of information in at least one pair of complementary nodes. The cell further includes circuitry for restoring information to its initial state following a current or voltage spike which modifies the information in one of the nodes of the pair using the information stored in the other node. The data storage nodes of each pair in the cell are implanted on opposite sides of an opposite conductivity type well from one another within a region of a substrate defining the boundaries of the memory cell.

公开(公告)号：FR2885727A1

公开(公告)日：2006-11-17

申请号：FR0504870

申请日：2005-05-13

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: G11C7/18 ,  G11C17/12

Abstract: Des lignes de bit (BL0, BL0R, BL1, BL1R,...) d'un plan de mémoire morte à lecture par détection différentielle sont disposées dans deux niveaux de métallisation superposés de façon à augmenter la sûreté de lecture de valeurs binaires stockées dans le plan. Le plan de mémoire morte est divisé en segments de matrice (100, 101,...) alignés parallèlement aux lignes de bit. Les lignes de bit sont décalées horizontalement et/ou verticalement dans des zones de transition (T) situées entre les segments de matrice, en réalisant des permutations circulaires entre les positions des lignes de bit réparties quatre par quatre.

公开(公告)号：FR2878068A1

公开(公告)日：2006-05-19

申请号：FR0412089

申请日：2004-11-15

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  VAUTRIN FLORENT

IPC: G11C11/403 ,  G11C7/02

Abstract: L'invention propose une solution pour diminuer les courants de fuite des transistors de liaison d'une matrice de mémorisation. Les cellules de mémorisation 100 correspondant à une même ligne de bits 21-23 sont réparties en plusieurs groupes 60-61 de cellules pour une même colonne, lesdits groupes disposant d'un circuit de polarisation 200 qui leur est propre afin d'agir sur la différence entre la tension basse de niveau logique et la tension de substrat des transistors de liaison. Lorsqu'une cellule de mémorisation n'est pas sélectionné, le circuit de polarisation va rendre la tension entre source/drain et substrat égale à une tension négative afin d'avoir un courant de fuite minimisé. Lors de la lecture, la tension de substrat et la tension de source/drain sont amenées au même niveau de sorte que l'on puisse bénéficier d'un courant maximal lorsque le transistor de liaison conduit.

公开(公告)号：FR2876490A1

公开(公告)日：2006-04-14

申请号：FR0410679

申请日：2004-10-11

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS

IPC: G11C11/412 ,  G11C5/00

Abstract: L'invention concerne une cellule de mémoire de type SRAM susceptible de mémoriser une information sous la forme de deux niveaux logiques complémentaires, la cellule comprenant deux moyens de stockage (L1, L2) ayant un comportement électrique identique et aptes chacun à mémoriser les deux niveaux logiques complémentaires, les deux moyens de stockage étant reliés électriquement entre eux de sorte que, lorsqu'un niveau logique est modifié par un aléa dans l'un des moyens de stockage, l'autre des moyens de stockage soit susceptible de restaurer une valeur initiale du niveau logique modifié.Selon l'invention, les deux moyens de stockage sont indépendants l'un de l'autre et comportent des circuits de liaison reliant électriquement les moyens de stockage entre eux.Selon un mode préféré de réalisation, les deux moyens de stockage sont deux circuits bistables, réalisés à partir de composants électroniques identiques assemblés selon un schéma identique ou équivalent d'un point de vue électrique.

公开(公告)号：FR2875328A1

公开(公告)日：2006-03-17

申请号：FR0409781

申请日：2004-09-15

Applicant: ST MICROELECTRONICS SA

Inventor： ROCHE PHILIPPE ,  JACQUET FRANCOIS

IPC: G11C7/02 ,  G11C5/00 ,  G11C11/412 ,  H01L23/552 ,  H01L23/62 ,  H01L27/11

Abstract: Cette cellule de mémoire protégée contre des pics de courant ou de tension comprend un ensemble de noeuds (N1, N2, N3,N4) de stockage de données redondants pour le stockage d'une information dans au moins une paire de noeuds complémentaires et des moyens (MP1,...MP4,MN1,..., MN4) pour restaurer une information dans son état initial après un pic de courant ou de tension modifiant l'information dans l'un des noeuds de ladite paire, à partir de l'information stockée dans l'autre noeud.Les noeuds (N1, N2, N3,N4) de chaque paire sont implantés à l'opposé l'un de l'autre dans une zone d'un substrat délimitant la cellule de mémoire.