公开(公告)号：FR2914481B1

公开(公告)日：2009-06-05

申请号：FR0702413

申请日：2007-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK ,  FORICHON ALBAN

IPC: G11C7/08 ,  G11C7/14

Abstract: A memory device is a provided that includes memory cells situated at the intersection of lines and columns, and a dummy path including a first dummy column having two bit lines to which there are connected dummy memory cells, and a circuit adapted to select at least one of the dummy memory cells to discharge one of the dummy bit lines. The dummy path also includes at least one second dummy column adapted to generate a dummy leakage current (representing a leakage current of a column of the memory device selected in read mode), and a circuit adapted to copy the dummy leakage current to the one dummy bit line, so that the discharge of the one dummy bit line also depends on the dummy leakage current.

公开(公告)号：FR2914481A1

公开(公告)日：2008-10-03

申请号：FR0702413

申请日：2007-04-02

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK ,  FORICHON ALBAN

IPC: G11C7/08 ,  G11C7/14

Abstract: L'invention concerne un dispositif mémoire comprenant des cellules mémoire situées à l'intersection de lignes (WLi) et de colonnes (COLj), et un chemin de référence (CHdum) comprenant une première colonne de référence (COL_D) formée de deux lignes de bit sur lesquelles sont connectées des cellules de référence (CELD1,...,CELDN) et des moyens de sélection (DWL) d'au moins une de ces cellules de référence pour décharger une des deux lignes de bit de référence, caractérisé en ce que le chemin de référence comprend au moins une seconde colonne de référence (COL_R), adaptée pour générer un courant de fuite représentatif d'un courant de fuite d'une colonne du dispositif mémoire sélectionnée en lecture et des moyens de recopie (M) dudit courant de fuite vers ladite ligne de bit de référence, de sorte que la décharge de ladite ligne de bit de référence (DBL) est en outre fonction dudit courant de fuite.

公开(公告)号：FR2874117A1

公开(公告)日：2006-02-10

申请号：FR0408605

申请日：2004-08-04

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK

IPC: G11C11/41 ,  G11C11/412

Abstract: L'invention concerne un point mémoire comprenant un premier inverseur (IA) et un deuxième inverseur (IB) connectés tête-bêche entre un premier noeud (A) et un deuxième noeud (B), et un premier transistor d'accès (TA) dont un drain est connecté au premier noeud (A), dont une grille est connectée à une ligne de mot (WL) et dont une source est connectée à une ligne de bit (BLREAD).Selon l'invention, le point mémoire comprend également un transistor de référence (TC) dont un drain est connecté au premier noeud (A) et dont une source est connectée à une ligne de référence (BLREF), un potentiel de blocage (GND) étant appliqué sur une grille du transistor de référence (TC).L'invention concerne également une mémoire comprenant des points mémoire tels que décrits ci-dessus, un procédé de lecture et un procédé d'écriture associé.

公开(公告)号：DE602005014712D1

公开(公告)日：2009-07-16

申请号：DE602005014712

申请日：2005-07-28

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK

IPC: G11C11/41 ,  G11C11/412

Abstract: The unit has a reference transistor (TC) with a drain coupled to a node (A) and a source coupled to a reference line (BLREF). A cut off potential (GND) is applied to a gate of the transistor (TC). An access transistor (TB), coupled to the transistor (TC), has a drain coupled to a node (B), a gate coupled to a word line (WL), and a source coupled to a write line (BL) on which a write potential is applied. Independent claims are also included for the following: (A) a memory comprising a set of memory units (B) a method of reading a memory unit.

公开(公告)号：FR2855902A1

公开(公告)日：2004-12-10

申请号：FR0306751

申请日：2003-06-04

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK ,  JACQUET FRANCOIS

IPC: G11C7/06 ,  G11C7/12

Abstract: A sense amplifier connected to first and second bit lines, comprising means for precharging said bit lines to a high voltage, means for connecting one or the other of the bit lines to a memory cell, said connection causing according to the state of the memory cell a maintaining of the bit line at the high voltage or a voltage reduction, first and second transistors respectively controlled by the first and second bit lines, and, in series with the first and second transistors, a controllable means for the current through the transistor controlled by the bit line connected to the memory cell to be greater than the current through the other transistor when the voltages of the two bit lines are at the high voltage.

公开(公告)号：FR2903524B1

公开(公告)日：2008-10-17

申请号：FR0606122

申请日：2006-07-05

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GENEVAUX FRANCK

IPC: G11C7/08

公开(公告)号：FR2885258A1

公开(公告)日：2006-11-03

申请号：FR0504456

申请日：2005-05-02

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK ,  TURGIS DAVID

IPC: G11C7/14

Abstract: Pour détecter l'achèvement d'une opération d'écriture d'une donnée dans une cellule de mémoire, lors de l'opération d'écriture, on mémorise dans une cellule de mémoire fictive (18), une donnée écrite dans ladite cellule de mémoire et l'on détecte un changement d'état des noeuds internes (N5, N6) de la cellule de mémoire fictive à l'issue de l'opération d'écriture.On mémorise la donnée dans la cellule de mémoire fictive dans un moyen de mémorisation (20) ayant une capacitance relativement plus faible que la capacitance de la cellule de mémoire.

公开(公告)号：FR2857149B1

公开(公告)日：2005-12-16

申请号：FR0307983

申请日：2003-07-01

Applicant: ST MICROELECTRONICS SA

Inventor： FREY CHRISTOPHE ,  GENEVAUX FRANCK

IPC: G11C7/06 ,  G11C7/14 ,  G11C7/08

Abstract: The circuit has a memory device with a dummy path having a reference column with two reference bit lines (blfdum, bltdum). One of two reference memory cells is activated by a dummy word line and is programmed to discharge the line (bltdum). The line (blfdum) that is discharged by drain currents of access transistors in their off state controls activation of a read amplifier. The other memory cell is programmed with data opposed to that in the former cell. An independent claim is also included for a procedure for controlling reader amplifiers.

公开(公告)号：FR2903524A1

公开(公告)日：2008-01-11

申请号：FR0606122

申请日：2006-07-05

Applicant: ST MICROELECTRONICS SA

Inventor： JACQUET FRANCOIS ,  GENEVAUX FRANCK

IPC: G11C7/08

Abstract: L'invention concerne un dispositif de mémoire comprenant un plan mémoire (MEM) constitué de cellules mémoires situées à l'intersection de lignes (WLi) et de colonnes (COLj), et un chemin de référence (CHdum) destiné à délivrer un signal d'activation (Act) des amplificateurs de lecture (SA) disposés au pied des colonnes du plan mémoire, ledit chemin comprenant des cellules mémoires de référence (CELDi) connectées entre deux lignes de bit de référence (DBL0, DBL1), des moyens de sélection (DWL) d'au moins une cellule de référence (CELD1,..., CLDn), destinée à décharger au moins une des lignes de bit de référence et des moyens de commande (MC) connectés aux deux lignes de bit de référence pour générer ledit signal d'activation, caractérisé en ce que ledit dispositif comprend des moyens de programmation (Decode) du nombre de cellules sélectionnées pour décharger au moins ladite ligne de bit de référence, pour ajuster temporellement la délivrance dudit signal d'activation.

公开(公告)号：FR2885258B1

公开(公告)日：2007-08-10

申请号：FR0504456

申请日：2005-05-02

Applicant: ST MICROELECTRONICS SA

Inventor： GENEVAUX FRANCK ,  TURGIS DAVID

IPC: G11C7/14

Abstract: To detect the completion of an operation for writing of a data bit into a memory cell, during the write operation, a data bit written in the memory cell is stored in a dummy memory cell and a change of state of the internal nodes of the dummy memory cell is detected upon the completion of the write operation. The data bit is stored in the dummy memory cell in a storage device that has a lower capacitance relative to the capacitance of the memory cell.